JPH0316653B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置（MSU）と、バツフア
ストレージ（BS）を有する１台以上の中央処理
装置（CPU）と、１台以上の入出力制御装置
（CHP）と、上記主記憶装置（MSU）と中央処
理装置（CPU）、及び入出力制御装置（CHP）の
中間に記憶制御装置（MCU）を備えたデータ処
理システムにおいて、上記入出力制御装置
（CHP）から上記主記憶装置（MSU）にストア
アクセスがあつた時に必要な、上記中央処理装置
（CPU）内のバツフアストレージ（BS）に対す
る無効化処理に伴う記憶制御装置（MCU）内で
の逐次化制御方式に関する。

第３図は、上記データ処理システムの構成を示
した図であつて、１は主記憶装置（MSU＃１〜
＃ｎ）、２は記憶制御装置（MCU）、３は中央処
理装置（CPU＃１〜＃ｎ）、４は入出力制御装置
（CHP＃１〜＃ｎ）である。

一般に、入出力装置が行うデータ転送処理は、
中央処理装置（以下CPUと云う）３が主記憶装
置（以下MSUと云う）１上に必要な情報（例え
ば、入出力装置アドレス、データを転送する対象
の主記憶アドレス、転送するデータ量、コマンド
等）を格納し、入出力制御装置（以下CHPと云
う）４に対してデータ転送要求を発信する。

CHP４はCPU３からの該要求を受信すると、
受信したことを示す認識信号と共に状態（CC）
をCPU３に返信し、（CPU）３は該認識信号と状
態（CC）の受信によつて（CHP）４に対する要
求を終了し、他の処理を実行するように動作す
る。

一方、（CHP）４は予め（MSU）１上に格納
されている上記情報に従つて、一連のデータ転送
処理を行い、該データ転送処理が終了した後、終
了時のCHP４内の状態を、MSU１上の特定され
た領域に状態語として格納した後、CPU３に対
して割り込み信号（例えば、終了割り込み）を発
信し、上記データ転送処理の終了を報告する。

CPU３は、該割り込みを受信すると、それ迄
行つていた処理を中断し、該データ転送要求に伴
う状態語の内容を検査し、該データ転送が正常に
終了したか否かを判定し、引き続きその後処理を
行うように動作する。

上記のデータ処理システムにおいて、若し、
CPU３がバツフアストレージ（BS）３１を備え
ている場合、複数の（CPU）（＃１〜＃ｎ）３の
内の１つの（CPU）（例えば、＃１）３がMSU
（＃１〜＃ｎ）１に対してストアアクセスを行い、
該ストアアクセスが他のCPU（例えば、＃２〜
＃ｎ）３のデータ処理に関係がある場合、該
CPU（＃１）３は記憶制御装置（以下MCUと云
う）２に対して、当該アドレスのストアアクセス
要求の後に逐次化要求信号を送出する。

MCU２は該ストアアクセス要求により、MSU
１にデータ書き込みを行うと共に、他の各CPU
（＃２〜＃ｎ）３に対して、バツフアストレージ
の当該アドレスの無効化処理を行うアドレス情報
と、無効指示化信号を送出し、該逐次化要求信号
により逐次化信号を他の各CPU（＃２〜＃ｎ）３
に送出する。

該逐次化信号を受け取つたCPU（＃２〜＃ｎ）
３は現在実行している処理を中断して、それぞれ
のバツフアストレージ（BS）３１の当該アドレ
スの内容を無効化する処理を実行する。

そして、MCU２は該逐次化要求信号を送出し
たCPU（＃１）の後続するアクセスを、他のCPU
（＃２〜＃ｎ）に対して逐次化信号を送出する迄
停止する。

然して、CUP（＃１〜＃ｎ）４からMSU（＃１
〜＃ｎ）１に対してストアアクセスを行つた場
合、MCU２がアドレス情報と共にバツフアスト
レージ（BS）無効化指示信号を各CPU（＃１〜
＃ｎ）３に送出するが、前記逐次化信号を送出し
ていないので、各CPU（＃１〜＃ｎ）３内で、実
際にバツフアストレージ（BS）の当該アドレス
の内容を無効化する処理が実行されたかどうか認
識することができない。

一方、CHP（＃１〜＃ｎ）４が（MSU）（＃１
〜＃ｎ）１に対して前記状態語の書き込みを行つ
た場合、CPU（＃１〜＃ｎ）３に対して最新の状
態語を見せる必要があり、各CPU（＃１〜＃ｎ）
が持つているバツフアストレージ（BS）に格納
されている当該状態語を無効化する必要がある。

又、CHP（＃１〜＃ｎ）４はMSU（＃１〜
＃ｎ）１に対する該状態語の格納が終了しない限
り、各CPU（＃１〜＃ｎ）３に対する割り込み信
号の発信を行うことができない。

又、CHP（＃１〜＃ｎ）４から見たMSU（＃１
〜＃ｎ）１に対する状態語格納要求は、MCU２
がその要求を受け取つた時点で終了したかのよう
に見えるが、実際にはMSU（＃１〜＃ｎ）１の状
態によつて（MCU）２内に暫く残るようなこと
がある。

従つて、今迄は、これらの事態を予想して、
MSU（＃１〜＃ｎ）１の状態によつて待たされる
最悪のケースに合わせて、各CHP（＃１〜＃ｎ）
４内において時間を計数して割り込み信号を発信
していたので、状態語の格納が終了しても暫く
は、CPU（＃１〜＃ｎ）３に対して割り込み信号
を発信し得ないケースがあり、各CHP（＃１〜
＃ｎ）４がMSU（＃１〜＃ｎ）１に対して状態語
を格納した時の効率的な割り込み発信方式が待た
れていた。

〔従来の技術〕

前述のCHP（＃１〜＃ｎ）４からMSU（＃１〜
＃ｎ）１に対して、状態語のストアアクセスがあ
つた時のMCU２に対する従来方式の該ストアア
クセス要求動作、及びバツフア無効化処理動作を
第２図によつて説明する。

第２図において、２，４は第３図で説明したも
のと同じである。

本図においては、説明を簡単にする為にCPU
（＃１〜＃ｎ）を２個のCPU３１、及び３２で示
し、CHP（＃１〜＃ｎ）を１個のCHP４で示して
いる。

先ず、比較の意味で、MCU２に対して１つの
CPU３１からストアアクセス要求があつた時の、
他のCPU３２に対するバツフアストレージ
（BS）の当該アドレスの内容に対する無効化処理
（以下BS無効化処理と云う）の動作から説明す
る。

今、CPU３１からMSU１に対してストアアク
セスがあり、該ストアアクセスが他のCPU３２
におけるデータ処理に関係がある場合（例えば、
テスト＆セツト命令の実行時等）、該CPU３１は
MCU２に対して、MSUアクセス要求、アドレス
と共に逐次化要求信号（SRQ）を送出する。

MCU２においては、「アドレス変換、MSUア
クセス要求受け付け部」２１１において、上記ア
クセス要求を受け付け、論理アドレス−実アドレ
ス変換を行つてから、優先回路２３で他のアクセ
ス要求との優先制御を行い、優先度の高いアクセ
ス要求のみが選択されて、タイミング制御部２４
を起動し、予め定められたタイミングに従つて、
MSU１に対する起動信号、及びアドレスが送出
されると共に、キユー構造のバツフア無効処理部
２５に、当該アクセスのアドレスと、上記逐次化
要求信号（SRQ）がバツフア無効指示として投
入される。この時、上記逐次化要求信号（SRQ）
はバツフア無効化処理部２５の逐次化処理フラグ
部２５１１に投入される。

バツフア無効化処理部２５においては、該投入
されたバツフア無効化指示を順次取り出して、他
のCPU３２に送出する。

該バツフア無効化指示を受け取つたCPU３２
は、上記逐次化処理フラグ（SRF）を識別する
と、その時実行していた処理を総て中断して、
BS無効無効化処理を実行するが、該フラグがな
い時は、該BS無効化処理の指示を保持しておい
て、空き時間に（BS）無効化処理を実行するよ
うに動作する。

即ち、あるCPU３１のストアアクセスに対す
る、他のCPU３２でのBS無効化処理は、該スト
アアクセスを行つたCPU３１の処理とは独立に
実行される所に特徴がある。

然して、CHP４からMSU１に、例えばデータ
転送動作終了後において、状態語のストアアクセ
スがあつた場合には、総てのCPU３１，３２に
対して、該状態語が格納されているバツフアスト
レージ（BS）のアドレスに対して上記BS無効化
処理を行う必要がある。

この時、従来方式においては、MSUアクセス
要求信号と、当該アドレスのみをMCU２に送出
し、MCU２における「アドレス変換、MSUアク
セス要求受け付け部」２２が該要求を受け付ける
と、上記のように当該論理アドレスは実アドレス
に変換された後、優先回路２３に送出され、優先
度が高いと、タイミング制御部２４を起動し、予
め定められたタイミングに従つて、MSU１に対
する起動信号、及びアドレスが送出されると共
に、キユー構造のバツフア無効処理部２５に当該
アクセスのアドレスのみがバツフア無効処理とし
て投入される。

CHP４においては、MCUP２からBS無効化処
理終了信号を受け取ることもないので自CHP内
において、前述のように適当なタイミングをとつ
てCPU３１，３２に対して割り込み信号を発信
するように動作する。

〔発明が解決しようとする問題点〕 従つて、従来方式においては、MCU２から該
状態語のMSU１に対する格納が終了し、且つ各
CPU３においてBS無効化処理が実行されても、
CHP４内でのタイマがオーバフローする迄は、
各CPU３に対して割り込みの発信ができないと
云う問題があつた。

本発明は上記従来の欠点に鑑み、あるCHP４
がMSU１に対して、前記状態語のストアアクセ
スを行つた時、当該アドレスに逐次化要求信号を
付加してMCU２に送出し、MCU２においては、
上記逐次化要求信号を検出した時、該ストアアク
セスに対するBS無効化指示を各CPU３に送出し
た時点で、各CPU３に逐次化信号を送出すると
共に、当該CHP４にBS無効化処理終了信号を送
出するようにして、CPU３に対する無駄のない
割り込みができる方法を提供することを目的とす
るものである。

〔問題点を解決する為の手段〕

そしてこの目的は、入出力制御信号（CHP）
に、データ転送の終了に伴う状態語の主記憶装置
（MSU）への格納のための記憶制御装置（MCU）
に対する格納要求の送出に際し、該状態語の最終
格納要求を示す制御信号を付加して送出する手段
を備えると共に、記憶制御装置（MCU）に、入
出力制御装置（CHP）の送出した最終格納要求
を示す制御信号を認識する手段と、該制御信号が
認識されたとき格納要求されているデータの格納
処理終了の後、各中央処理装置（CPU）に当該
アドレスに対する前記バツフアストレージ（BS）
の無効化指示と、該無効化指示に基づく無効化処
理の即時実行と該処理の終了まで参照アクセスの
禁止を指示する逐次化信号とを送出すると共に、
入出力制御装置（CHP）に最終格納要求終了信
号を送出するバツフア無効化処理手段を備え、入
出力制御装置（CHP）は該最終格納要求終了信
号を受信すると、直ちに前記データ転送を命令し
た中央処理装置（CPU）に対する終了割込み信
号の発信を行う本発明の逐次化制御方式によつて
達成される。

〔作用〕

即ち、本発明によれば、CHP４からのMSU１
への状態語の最終格納要求をMCU２に送出する
時、逐次化要求信号（SERQ）を付加して送出す
ることにより、MCU２は該逐次化要求信号
（SERQ）を付加した格納要求と、それ以前の
（CHP）４からの格納要求（注目している格納動
作に伴う一連の格納要求）を総て処理すると共
に、上記逐次化要求信号（SERQ）を付加した格
納要求に伴うバツフアストレージ（BS）無効化
指示をCPU３に送出後、逐次化信号をCPU３に
送出した時点で、CHP４に対してBS無効化処理
終了信号（SER END）を発信し、CHP４では
該終了信号を受信したことを契機に、CPU３に
対して割り込み動作を行うように動作するので、
確実に、然も無駄な時間を費やすことなく割り込
み動作を行うことができる効果がある。

〔実施例〕

以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
もので、第２図と同一記号は同一機能ブロツクを
示し、フリツプフロツプ２６，２７、及びオア回
路２８１、及び２８２で構成される回路が本発明
を実施するのに必要な逐次化制御回路である。

本発明を実施した場合においても、例えば、
CPU３１からMSU１に対してストアアクセスが
あつた時の、他のCPU３２に対するBS無効化処
理の動作については、従来方式と同じであるの
で、ここではCHP４からMSU１に対して、例え
ばデータ転送終了後において、状態語のストアア
クセスを行い、CPU３１，３２内のバツフアス
トレージ（BS）に格納されている当該状態語を
無効化する必要がある場合の動作について説明す
る。

先ず、CHP４から上記状態語をMSU１にスト
アする為に、MCU２に対してMSUアクセス要
求、及びアドレス情報を送出すると共に、前記逐
次化要求信号（SERQ）を送出する。

MCU２においては、上記アクセス要求、及び
アドレス情報を「アドレス変換、MSUアクセス
要求受け付け部」２２で受信して、論理アドレス
を実アドレスに変換した後、該情報を優先回路２
３に送出する。

一方、該状態語のストアアクセスに伴う上記逐
次化要求信号（SERQ）をフリツプフロツプ２６
で受信し、優先回路２３に送出する。

優先回路２３においては、他のアクセス要求と
の優先制御を行い、当該ストアアクセスの優先度
が高いと、タイミング制御部２４を起動して、予
め定められたタイミングによつて、MSU１に対
する起動信号、及びアドレスを送出すると共に、
キユー構造のバツフア無効化処理部２５に、当該
ストアアクセスのアドレスと、上記逐次化要求信
号（SERQ）をバツフア無効化指示として投入す
る。この時、上記逐次化要求信号（SERQ）はバ
ツフア無効化処理部２５の逐次化処理フラグ部２
５１３に投入される。

バツフア無効化処理部２５においては、該投入
されたバツフア無効化指示を順次取り出して、
CPU３１、及び３２に送出する。

本発明の逐次制御回路においては、逐次化処理
フラグ２５１３の出力がオア回路２８１、及び２
８２において論理和がとれ、逐次化信号がCPU
３１、及び３２に送出されると共に、フリツプフ
ロツプ２７がセツトされ該出力信号によつてフリ
ツプフロツプ２６をリセツトすると共に、フリツ
プフロツプ２７の出力をBS無効化処理終了信号
（SER END）としてCHP４に送出するように機
能する。

CPU３１、及び３２においては、上記逐次化
信号を検出すると、現在実行している処理を中断
して、該アドレスに対してBS無効化処理を実行
する。

CSHP４においては、上記BS無効化処理終了
信号（SER END）を検出すると、MSU１に対
する状態語のストアアクセスが完了したものとみ
なして、CPU３１、又はCPU３２に割り込み信
号を発信するように動作する。

このようにして、CHP４はMCU２において、
自分の出した状態語のストアアクセスが総て完了
したことを示す終了信号を、MCU２から受信し
てCPU３１、又はCPU３２に割り込み信号を発
信することができるので、状態語のストアアクセ
スに対する効率の良い割り込みを行うことができ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明の逐次化
制御方式は、CHP４からのMSU１への状態語の
最終格納要求をMCU２に送出する時、逐次化要
求信号（SERQ）を付加して送出することによ
り、MCU２は該逐次化要求信号（SERQ）を付
加した格納要求と、それ以前のCHP４からの格
納要求（注目している格納動作に伴う一連の格納
要求）を総て処理すると共に、上記逐次化要求信
号（SERQ）を付加した格納要求に伴うバツフア
ストレージ（BS）無効化指示をCPU３に送出し
た後、CPU３に逐次化信号を発信した時点で、
CHP４に対してBS無効化処理終了信号（SER
END）を発信し、（CHP）４では該終了信号を
受信したことを契機に、（CPU）３に対して割り
込み動作を行うように動作するので、確実に、然
も無駄な時間を費やすことなく割り込み動作を行
うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロツク図で示し
た図、第２図は従来方式によるストアアクセス要
求動作、バツフア無効化処理動作をブロツク図で
説明する図、第３図は本発明に関連するデータ処
理システムの構成を示した図、である。 図面において、１は主記憶装置（MSU）、２は
記憶制御装置（MCU）、３，３１，３２は中央処
理装置（CPU）、４は入出力制御装置（CHP）、
２１１，２１２，２２は「アドレス変換、MSU
アクセス要求受け付け部」、２３は優先回路、２
４はタイミング制御部、２５はバツフア無効化処
理部、SRQ，SERQは逐次化要求信号、SER
ENDはBS無効化処理終了信号、をそれぞれ示
す。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置（MSU）と、バツフアストレー
   ジ（BS）を有する１台以上の中央処理装置
   （CPU）と、該中央処理装置（CPU）からの命令
   に従つて指定された入出力装置と前記主記憶装置
   （MSU）との間のデータ転送処理を実行した後前
   記主記憶装置（MSU）上の特定位置に状態語を
   格納し前記中央処理装置（CPU）に終了割込み
   を行う１台以上の入出力制御装置（CHP）と、
   前記中央処理装置（CPU）及び入出力制御装置
   （CHP）から主記憶装置（MSU）に対するアク
   セスを制御し前記中央処理装置（CPU）若しく
   は入出力制御装置（CHP）からのストアアクセ
   スに応じて前記中央処理装置（CPU）に前記バ
   ツフアストレージ（BS）の当該アドレスの無効
   化指示を送出する記憶制御装置MCUと、からな
   るデータ処理システムにおいて、 前記入出力制御装置（CHP）に、 前記データ転送の終了に伴う前記状態語の前記
   主記憶装置（MSU）への格納のための前記記憶
   制御装置（MCU）に対する格納要求の送出に際
   し、該状態語の最終格納要求を示す制御信号を付
   加して送出する手段を備えると共に、 前記記憶制御装置（MCU）に、 前記入出力制御装置（CHP）の送出した最終
   格納要求を示す制御信号を認識する手段と、 該制御信号が認識されたとき格納要求されてい
   るデータの格納処理終了の後、各中央処理装置
   （CPU）に当該アドレスに対する前記バツフアス
   トレージ（BS）の無効化指示と、該無効化指示
   に基づく無効化処理の即時実行と該処理の終了ま
   で参照アクセスの禁止を指示する逐次化信号とを
   送出すると共に、入出力制御装置（CHP）に最
   終格納要求終了信号を送出するバツフア無効化処
   理手段を備え、 前記入出力制御装置（CHP）は、該最終格納
   要求終了信号を受信すると、直ちに前記データ転
   送を命令した中央処理装置（CPU）に対する終
   了割込み信号の発信を行うようにしたことを特徴
   とする逐次化制御方式。