JPH0316718B2 - - Google Patents
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- JPH0316718B2 JPH0316718B2 JP56101235A JP10123581A JPH0316718B2 JP H0316718 B2 JPH0316718 B2 JP H0316718B2 JP 56101235 A JP56101235 A JP 56101235A JP 10123581 A JP10123581 A JP 10123581A JP H0316718 B2 JPH0316718 B2 JP H0316718B2
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- Japan
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- line
- rom
- mos transistor
- signal
- clock signal
- Prior art date
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はレギユラー構造のROM，PLAに係
り、特に１クロツクでアクセス可能なダイナミツ
クROMに好適な論理回路に関する。
り、特に１クロツクでアクセス可能なダイナミツ
クROMに好適な論理回路に関する。
従来の１クロツクでアクセス可能なダイナミツ
クROMは第１図に示す様な構成となつていた。
ここで１クロツクアクセスとは、半周期ごとに高
低が反転するクロツクＴとそのクロツクＴの反転
クロツクＴ〓を用いてアクセスすることを意味す
る。また、クロツクＴ、T〓がそれぞれハイレベル
にある期間を、それぞれ期間Ｔ，T〓と呼ぶ。
クROMは第１図に示す様な構成となつていた。
ここで１クロツクアクセスとは、半周期ごとに高
低が反転するクロツクＴとそのクロツクＴの反転
クロツクＴ〓を用いてアクセスすることを意味す
る。また、クロツクＴ、T〓がそれぞれハイレベル
にある期間を、それぞれ期間Ｔ，T〓と呼ぶ。
デコーダ１内のラインＡは期間T〓（以下T〓と表
記する）でトランジスタQ1を介してプリチヤー
ジされ、期間Ｔ（以後Ｔと表記する）でトランジ
スタ1を介して入力されるアドレス信号a0，0
等により選択されなければデイスチヤージされ、
選択されるとプリチヤージレベルに保持される。
その信号はクロツクＴが印加されるゲート３を通
し、インバータ４，５によつてROMセル２内の
ラインＣにドライブされる。T〓になるとクロツク
ゲート３は閉じられラインＡをプリチヤージして
も、ラインＣ上の信号は保持される。一方ROM
セル２内のラインＤ，ＦはＴでプリチヤージす
る。
記する）でトランジスタQ1を介してプリチヤー
ジされ、期間Ｔ（以後Ｔと表記する）でトランジ
スタ1を介して入力されるアドレス信号a0，0
等により選択されなければデイスチヤージされ、
選択されるとプリチヤージレベルに保持される。
その信号はクロツクＴが印加されるゲート３を通
し、インバータ４，５によつてROMセル２内の
ラインＣにドライブされる。T〓になるとクロツク
ゲート３は閉じられラインＡをプリチヤージして
も、ラインＣ上の信号は保持される。一方ROM
セル２内のラインＤ，ＦはＴでプリチヤージす
る。
nMOS７はラインＣがＴで読出し信号（ハイ信
号）を伝えている時にＥから貫通電流が流れるの
を防止する。T〓でラインＣ上に読出し信号がある
場合には、nMOS６の付いているラインＤはＥか
らのデイスチヤージでロウ信号に、ラインＦはハ
イ信号になり、出力ゲート８を通して出力され
る。ラインＡ上の信号を直接ラインＣ上に伝える
ため、インバータ４，５の駆動能力を大きくする
必要が有る。またラインＣ上にＴで読出し信号が
伝えられるため、ラインＤをプリチヤージする際
Ｅからの貫通電流を防止するためにnMOS７を配
置しなければならないという欠点があつた。この
MOSゲート７はレイアウト時の規則的な配置を
乱し面積が大きくなる欠点があつた。
号）を伝えている時にＥから貫通電流が流れるの
を防止する。T〓でラインＣ上に読出し信号がある
場合には、nMOS６の付いているラインＤはＥか
らのデイスチヤージでロウ信号に、ラインＦはハ
イ信号になり、出力ゲート８を通して出力され
る。ラインＡ上の信号を直接ラインＣ上に伝える
ため、インバータ４，５の駆動能力を大きくする
必要が有る。またラインＣ上にＴで読出し信号が
伝えられるため、ラインＤをプリチヤージする際
Ｅからの貫通電流を防止するためにnMOS７を配
置しなければならないという欠点があつた。この
MOSゲート７はレイアウト時の規則的な配置を
乱し面積が大きくなる欠点があつた。
本発明の目的は、１クロツクでアクセス可能な
ROMで、セル面積が小さい論理回路を提供する
ことにある。
ROMで、セル面積が小さい論理回路を提供する
ことにある。
すなわち、本発明の代表的な一実施例による論
理回路は、ROMと、入力信号（a0，0，ai，iに
応答して該ROMの行方向のラインＪを駆動する
駆動回路９と、クロツク信号Ｔ，T〓によつて制御
されるとともに上記駆動回路９の出力Ｇと上記
ROMの上記行方向のラインＪとの間に接続され
た信号伝達手段１１，１２，１３とを具備してな
る論理回路であつて、 上記ROMは複数の第１のMOSトランジスタ１
４と複数の第２のMOSトランジスタQ2，Q3と第
３のMOSトランジスタ１５とを有してなり、 上記複数の第１のMOSトランジスタ１４のゲ
ート、ドレイン、ソースは上記ROMの上記行方
向のラインＪと上記ROMの列方向のラインＫと
接地電位点Ｌとにそれぞれ接続され、 上記第２のMOSトランジスタQ2，Q3のソー
ス・ドレイン経路が電源電圧Vccと上記列方向の
ラインＫとの間に接続され、 上記第３のMOSトランジスタ１５のソース・
ドレイン経路が上記ROMの上記行方向のライン
Ｊと接地電位点との間に接続され、 上記第２のMOSトランジスタQ2，Q3のゲート
と上記第３のMOSトランジスタ１５のゲートと
を上記クロツク信号Ｔに応答せしめ、 上記クロツク信号Ｔが所定のレベルである際
に、上記第２のMOSトランジスタQ2，Q3が導通
することによつて上記ROMの列方向のラインＫ
がプリチヤージされる一方、上記第３のMOSト
ランジスタ１５が導通することによつて上記
ROMの上記行方向のラインＪが低電位とされ、 上記クロツク信号Ｔ，T〓が上記所定のレベルで
ある際に、上記信号伝達手段１１，１２，１３は
上記駆動回路９の出力Ｇが上記ROMの上記行方
向のラインＪに伝達されることを禁止するととも
に上記ROMの上記行方向のラインＪを駆動する
上記信号伝達手段１１，１２，１３の出力は高電
位の発生が禁止されることを特徴とする。
理回路は、ROMと、入力信号（a0，0，ai，iに
応答して該ROMの行方向のラインＪを駆動する
駆動回路９と、クロツク信号Ｔ，T〓によつて制御
されるとともに上記駆動回路９の出力Ｇと上記
ROMの上記行方向のラインＪとの間に接続され
た信号伝達手段１１，１２，１３とを具備してな
る論理回路であつて、 上記ROMは複数の第１のMOSトランジスタ１
４と複数の第２のMOSトランジスタQ2，Q3と第
３のMOSトランジスタ１５とを有してなり、 上記複数の第１のMOSトランジスタ１４のゲ
ート、ドレイン、ソースは上記ROMの上記行方
向のラインＪと上記ROMの列方向のラインＫと
接地電位点Ｌとにそれぞれ接続され、 上記第２のMOSトランジスタQ2，Q3のソー
ス・ドレイン経路が電源電圧Vccと上記列方向の
ラインＫとの間に接続され、 上記第３のMOSトランジスタ１５のソース・
ドレイン経路が上記ROMの上記行方向のライン
Ｊと接地電位点との間に接続され、 上記第２のMOSトランジスタQ2，Q3のゲート
と上記第３のMOSトランジスタ１５のゲートと
を上記クロツク信号Ｔに応答せしめ、 上記クロツク信号Ｔが所定のレベルである際
に、上記第２のMOSトランジスタQ2，Q3が導通
することによつて上記ROMの列方向のラインＫ
がプリチヤージされる一方、上記第３のMOSト
ランジスタ１５が導通することによつて上記
ROMの上記行方向のラインＪが低電位とされ、 上記クロツク信号Ｔ，T〓が上記所定のレベルで
ある際に、上記信号伝達手段１１，１２，１３は
上記駆動回路９の出力Ｇが上記ROMの上記行方
向のラインＪに伝達されることを禁止するととも
に上記ROMの上記行方向のラインＪを駆動する
上記信号伝達手段１１，１２，１３の出力は高電
位の発生が禁止されることを特徴とする。
従つて、クロツク信号Ｔが所定のレベルである
ことによつてROMの列方向のラインＫがプリチ
ヤージされる期間には、信号伝達手段１１，１
２，１３の出力では高電位の発生が禁止され、第
３のMOSトランジスタ１５が導通するため、
ROMの行方向のラインＪが低電位とされ、この
行方向のラインＪにゲートが接続された複数の第
第１のMOSトランジスタ１４は非導通となる。
ことによつてROMの列方向のラインＫがプリチ
ヤージされる期間には、信号伝達手段１１，１
２，１３の出力では高電位の発生が禁止され、第
３のMOSトランジスタ１５が導通するため、
ROMの行方向のラインＪが低電位とされ、この
行方向のラインＪにゲートが接続された複数の第
第１のMOSトランジスタ１４は非導通となる。
かくして、ROMの列方向のラインＫがプリチ
ヤージされる期間に、このラインＫから貫通電流
が複数の第１のMOSトランジスタ１４のドレイ
ン・ソース経路を介して接地電位点Ｌに流れるこ
とがROMの行方向のラインＪに接続された第３
のMOSトランジスタ１５の導通によつて防止さ
れることができ、ROMのセル面積を低減するこ
とが可能となる。
ヤージされる期間に、このラインＫから貫通電流
が複数の第１のMOSトランジスタ１４のドレイ
ン・ソース経路を介して接地電位点Ｌに流れるこ
とがROMの行方向のラインＪに接続された第３
のMOSトランジスタ１５の導通によつて防止さ
れることができ、ROMのセル面積を低減するこ
とが可能となる。
本発明の具体的実施形態によれば、信号伝達手
段１１，１２，１３は前段回路部分１１，１２と
後段回路部分１３とからなり、上記クロツク信号
Ｔ，T〓が上記所定のレベルである際に、上記前段
回路部分１１，１２の出力と上記後段回路部分１
３の入力との間の信号ラインＩには上記駆動回路
９の上記出力Ｇが伝達され、上記後段回路部分１
３は上記クロツク信号T〓に応答して上記信号伝達
手段１１，１２，１３の出力の高電位の発生を禁
止することを特徴とする。
段１１，１２，１３は前段回路部分１１，１２と
後段回路部分１３とからなり、上記クロツク信号
Ｔ，T〓が上記所定のレベルである際に、上記前段
回路部分１１，１２の出力と上記後段回路部分１
３の入力との間の信号ラインＩには上記駆動回路
９の上記出力Ｇが伝達され、上記後段回路部分１
３は上記クロツク信号T〓に応答して上記信号伝達
手段１１，１２，１３の出力の高電位の発生を禁
止することを特徴とする。
従つて、上記クロツク信号Ｔ，T〓が上記所定の
レベルと異なる他のレベルである際に、上記前段
回路部分１１，１２の出力と上記後段回路部分１
３の入力との間の上記信号ラインＩに伝達された
上記駆動回路９の上記出力Ｇを上記クロツク信号
T〓に応答して上記後段回路部分１３はROMの行
方向のラインＪに伝達することができる。この
ROMの行方向のラインＪに伝達される電位に応
答して選択的に配置された複数の第１のMOSト
ランジスタ１４が導通状態となつてROMの列方
向の各ラインＫの電位が低電位もしくは高電位の
プリチヤージ・レベルのいずれかに確定される。
レベルと異なる他のレベルである際に、上記前段
回路部分１１，１２の出力と上記後段回路部分１
３の入力との間の上記信号ラインＩに伝達された
上記駆動回路９の上記出力Ｇを上記クロツク信号
T〓に応答して上記後段回路部分１３はROMの行
方向のラインＪに伝達することができる。この
ROMの行方向のラインＪに伝達される電位に応
答して選択的に配置された複数の第１のMOSト
ランジスタ１４が導通状態となつてROMの列方
向の各ラインＫの電位が低電位もしくは高電位の
プリチヤージ・レベルのいずれかに確定される。
本発明の具体的実施形態によれば、信号伝達手
段１１，１２，１３の後段回路部分１３は、その
ゲートが前段回路部分１１，１２に応答し、その
ドレイン・ソース経路を介してクロツク信号T〓と
ROMの行方向のラインＪとを接続する第４の
ROSトランジスタ１３によつて構成され、クロ
ツク信号Ｔ，T〓が所定のレベルであることによつ
てROMの列方向のラインＫがプリチヤージされ
る期間には第４のMOSトランジスタ１３のドレ
イン・ソース経路を介してROMの行方向のライ
ンＪに供給されるクロツク信号T〓が低電位である
ことを特徴とする。
段１１，１２，１３の後段回路部分１３は、その
ゲートが前段回路部分１１，１２に応答し、その
ドレイン・ソース経路を介してクロツク信号T〓と
ROMの行方向のラインＪとを接続する第４の
ROSトランジスタ１３によつて構成され、クロ
ツク信号Ｔ，T〓が所定のレベルであることによつ
てROMの列方向のラインＫがプリチヤージされ
る期間には第４のMOSトランジスタ１３のドレ
イン・ソース経路を介してROMの行方向のライ
ンＪに供給されるクロツク信号T〓が低電位である
ことを特徴とする。
従つて、このプリチヤージ期間に第４のMOS
トランジスタ１３が前段回路部分１１，１２に応
答して導通したとしても、この第４のMOSトラ
ンジスタ１３のドレイン・ソース経路を介して高
電位がROMの行方向のラインＪに供給されるこ
とがない。
トランジスタ１３が前段回路部分１１，１２に応
答して導通したとしても、この第４のMOSトラ
ンジスタ１３のドレイン・ソース経路を介して高
電位がROMの行方向のラインＪに供給されるこ
とがない。
本発明のより具体的実施形態によれば、複数の
第１のMOSトランジスタ１４と複数の第２の
MOSトランジスタQ2，Q3と第３のMOSトラン
ジスタ１５とはnMOSであり、第４のMOSトラ
ンジスタ１３はpMOSである。
第１のMOSトランジスタ１４と複数の第２の
MOSトランジスタQ2，Q3と第３のMOSトラン
ジスタ１５とはnMOSであり、第４のMOSトラ
ンジスタ１３はpMOSである。
従つて、前段回路部分１１，１２に応答して第
４のMOSトランジスタ１３のゲートが低電位と
される場合、高電位のクロツク信号T〓導通状態の
pMOSの第４のMOSトランジスタ１３のソース
からそのドレインであるROMの行方向のライン
Ｊに電圧損失無しにほぼそのまま供給されること
ができる。
４のMOSトランジスタ１３のゲートが低電位と
される場合、高電位のクロツク信号T〓導通状態の
pMOSの第４のMOSトランジスタ１３のソース
からそのドレインであるROMの行方向のライン
Ｊに電圧損失無しにほぼそのまま供給されること
ができる。
もし、第４のMOSトランジスタ１３をnMOS
に置換したとすれば、高電位のクロツク信号T〓が
導通状態のnMOSの第４のMOSトランジスタ１
３のドレインからそのソースであるROMの行方
向のラインＪにゲート・ソース間しきい値電圧
Vthの損失を伴つて供給されるものとなる。
に置換したとすれば、高電位のクロツク信号T〓が
導通状態のnMOSの第４のMOSトランジスタ１
３のドレインからそのソースであるROMの行方
向のラインＪにゲート・ソース間しきい値電圧
Vthの損失を伴つて供給されるものとなる。
本発明の他の具体的実施形態によれば、駆動回
路９は、複数の第５のMOSトランジスタと複数
の第６のMOSトランジスタ1と第７のMOSト
ランジスタQ1とを有してなり、 複数の第５のMOSトランジスタのドレイン、
ゲート、ソースは駆動回路９の行方向のラインＧ
と駆動回路９の列方向のラインと接地電位点とに
それぞれ接続され、 第６のMOSトランジスタ1のソース・ドレイ
ン経路が入力信号a0，0，ai，iと駆動回路９の
上記列方向のラインとの間に接続され、 第７のMOSトランジスタQ1のソース・ドレイ
ン経路が駆動回路９の上記行方向のラインＧと電
源電圧Vccとの間に接続され、 上記第６のMOSトランジスタ1のゲートと上
記第７のMOSトランジスタQ1のゲートとを上記
クロツク信号Ｔ，T〓に応答せしめ、 上記信号伝達手段１１，１２，１３の上記前段
回路部分１１，１２は、上記クロツク信号Ｔがそ
のゲートに供給される第８のMOSトランジスタ
１１のソース・ドレイン径路とインバータ１２の
入力・出力経路との直列経路によつて構成されて
なることを特徴とする。
路９は、複数の第５のMOSトランジスタと複数
の第６のMOSトランジスタ1と第７のMOSト
ランジスタQ1とを有してなり、 複数の第５のMOSトランジスタのドレイン、
ゲート、ソースは駆動回路９の行方向のラインＧ
と駆動回路９の列方向のラインと接地電位点とに
それぞれ接続され、 第６のMOSトランジスタ1のソース・ドレイ
ン経路が入力信号a0，0，ai，iと駆動回路９の
上記列方向のラインとの間に接続され、 第７のMOSトランジスタQ1のソース・ドレイ
ン経路が駆動回路９の上記行方向のラインＧと電
源電圧Vccとの間に接続され、 上記第６のMOSトランジスタ1のゲートと上
記第７のMOSトランジスタQ1のゲートとを上記
クロツク信号Ｔ，T〓に応答せしめ、 上記信号伝達手段１１，１２，１３の上記前段
回路部分１１，１２は、上記クロツク信号Ｔがそ
のゲートに供給される第８のMOSトランジスタ
１１のソース・ドレイン径路とインバータ１２の
入力・出力経路との直列経路によつて構成されて
なることを特徴とする。
従つて、クロツク信号Ｔ，T〓が所定レベルと異
なる他のレベルである期間は、駆動回路９の上記
行方向のラインＧは第７のMOSトランジスタQ1
によつてプリチヤージされる。この時、第８の
MOSトランジスタ１１は非導通であるので、イ
ンバータ１２の出力（すなわち、第４のMOSト
ランジスタ１３のゲート）にはクロツク信号Ｔ，
T〓が所定レベルであつた期間に入力信号a0，0，
ai，iに応答した駆動回路９の行方向のラインＧ
の電位に依存した低電位もしくは高電位の信号が
保持されている。
なる他のレベルである期間は、駆動回路９の上記
行方向のラインＧは第７のMOSトランジスタQ1
によつてプリチヤージされる。この時、第８の
MOSトランジスタ１１は非導通であるので、イ
ンバータ１２の出力（すなわち、第４のMOSト
ランジスタ１３のゲート）にはクロツク信号Ｔ，
T〓が所定レベルであつた期間に入力信号a0，0，
ai，iに応答した駆動回路９の行方向のラインＧ
の電位に依存した低電位もしくは高電位の信号が
保持されている。
インバータ１２の出力の保持信号が低電位であ
れば、第４のMOSトランジスタ１３は導通状態
となり、一方インバータ１２の出力の保持信号が
高電位であれば、第４のMOSトランジスタ１３
は非導通状態となる。前者の場合は上記のクロツ
ク信号T〓の高電位が第４のMOSトランジスタ１
３を介してROMの上記行方向のラインＪに供給
され、選択的に配置された複数の第１のMOSト
ランジスタ１４が導通状態となつてROMの列方
向の各ラインＫの電位が低電位もしくは高電位の
プリチヤージ・レベルのいずれかに確定される。
この際、低電位のクロツク信号Ｔによつて、複数
の第２のMOSトランジスタQ2，Q3と第３の
MOSトランジスタ１５とは非導通状態とされて
いる。
れば、第４のMOSトランジスタ１３は導通状態
となり、一方インバータ１２の出力の保持信号が
高電位であれば、第４のMOSトランジスタ１３
は非導通状態となる。前者の場合は上記のクロツ
ク信号T〓の高電位が第４のMOSトランジスタ１
３を介してROMの上記行方向のラインＪに供給
され、選択的に配置された複数の第１のMOSト
ランジスタ１４が導通状態となつてROMの列方
向の各ラインＫの電位が低電位もしくは高電位の
プリチヤージ・レベルのいずれかに確定される。
この際、低電位のクロツク信号Ｔによつて、複数
の第２のMOSトランジスタQ2，Q3と第３の
MOSトランジスタ１５とは非導通状態とされて
いる。
一方、クロツク信号Ｔ，T〓が所定レベルである
期間は、導通状態の第６のMOSトランジスタ1
を介して入力信号a0，0，ai，iが駆動回路９に
選択的に配置された複数の第５のMOSトランジ
スタのゲートに供給されるので、駆動回路９の行
方向のラインＧの電位が高電位のプリチヤージ・
レベルもしくは低電位のいずれかに確定される。
前者の場合には第４のMOSトランジスタ１３は
導通状態、後者の場合には第４のMOSトランジ
スタ１３は非導通となるが、クロツク信号T〓が低
電位であるので、いずれの場合においても、高電
位が第４のMOSトランジスタ１３を介してROM
の上記行方向のラインＪに供給されることは無
い。
期間は、導通状態の第６のMOSトランジスタ1
を介して入力信号a0，0，ai，iが駆動回路９に
選択的に配置された複数の第５のMOSトランジ
スタのゲートに供給されるので、駆動回路９の行
方向のラインＧの電位が高電位のプリチヤージ・
レベルもしくは低電位のいずれかに確定される。
前者の場合には第４のMOSトランジスタ１３は
導通状態、後者の場合には第４のMOSトランジ
スタ１３は非導通となるが、クロツク信号T〓が低
電位であるので、いずれの場合においても、高電
位が第４のMOSトランジスタ１３を介してROM
の上記行方向のラインＪに供給されることは無
い。
この際高電位のクロツク信号Ｔにより、複数の
第２のMOSトランジスタQ2，Q3と第３のMOS
トランジスタ１５とは導通状態とされている。従
つて、ROMの列方向のラインＫは複数の第２の
MOSトランジスタQ2，Q3によつてプリチヤージ
される一方、第３のMOSトランジスタ１５の導
通によつてROMの上記行方向のラインＪは低電
位とされるので、複数の第１のMOSトランジス
タ１４は非導通となり、貫通電流が確実に防止さ
れることができる。
第２のMOSトランジスタQ2，Q3と第３のMOS
トランジスタ１５とは導通状態とされている。従
つて、ROMの列方向のラインＫは複数の第２の
MOSトランジスタQ2，Q3によつてプリチヤージ
される一方、第３のMOSトランジスタ１５の導
通によつてROMの上記行方向のラインＪは低電
位とされるので、複数の第１のMOSトランジス
タ１４は非導通となり、貫通電流が確実に防止さ
れることができる。
本発明のその他の目的と他の特徴は、以下の実
施例から明らかとなろう。
施例から明らかとなろう。
以下、本発明の一実施例を第２図及び第３図に
より説明する。
より説明する。
回路構成は、従来インバータ４及び５で構成し
ていた部分をインバータ１２とpMOSゲート１３
に置換し、ROMセル１０内のラインＪに伝える
読出し信号にはクロツクT〓を用いる。そのためラ
インＫをプリチヤージする際にＬへの貫通電流が
流れることはなく、従来の回路では必要であつた
nMOS７が不要となる。動作の詳細を以下で説明
する。
ていた部分をインバータ１２とpMOSゲート１３
に置換し、ROMセル１０内のラインＪに伝える
読出し信号にはクロツクT〓を用いる。そのためラ
インＫをプリチヤージする際にＬへの貫通電流が
流れることはなく、従来の回路では必要であつた
nMOS７が不要となる。動作の詳細を以下で説明
する。
デコーダ９内のラインＧは第３図Ｇの波形曲線
のように、T〓でトランジスタQ1によりVccにプリ
チヤージされ、トランジスタ1を介してＴで入
力されるアドレス信号ａにより、ROM読出しを
選択されなければデイスチヤージされ（第３図Ｇ
の×印）、選択されると保持（同図Ｇの〇印）さ
れる。その信号はＴでゲート・スルー、T〓でゲー
ト・ノンスルーとなるnMOSクロツクゲート１１
を通し、第３図Ｈのようになる。ここで注目すべ
き点は、ラインＧがT〓でプリチヤージされる際、
クロツクゲート１１がラインＧとラインＨとの接
続を遮断するため、ラインＨ上にはその前のＴで
決定された読出し選択の信号が保持されることで
ある。その信号はインバータ１２を通すことで、
ラインＩ上では、第３図Ｉの様にハイ・ロウが反
転され、pMOSゲート１３のゲート信号となる。
このゲート信号ＩはROM読出しの場合には第３
図Ｉの〇印の様にロウ信号でゲート１３を導通と
する動作をし、読出しでない場合には×印の様に
T〓では完全にハイ信号となつてゲート１３を非導
通とする動作をする。ROM読出し状態では、ク
ロツクT〓がpMOSゲート１３を通してROMセル
１０内のラインＪに加えられる。従来の回路では
Ｔの期間でも読出し信号ライン（第１図ライン
Ｃ）が読出し状態であるハイ信号になる可能性が
あつたが、本発明では読出し信号ラインＪは、加
えられる可能性のある信号がクロツク信号T〓であ
り、またクロツクゲート１５によりＴでは接地さ
れるので、読出し状態であるハイ信号になる可能
性はT〓の期間しかなく、Ｔの期間では必ずロウ信
号となつている。一方、ROMセル１０内のライ
ンＫ、ＭはＴでトランジスタQ2を介してVccにプ
リチヤージする。ラインＪはこの時必ずロウ信号
であるから、Ｌへの貫通電流はない。そのため従
来回路のクロツクゲート７は不要となる。T〓で
ROMセルからの信号読出しが行なわれる。読出
しの場合にはラインＪがハイ信号となり、nMOS
１４の付いているラインＫはデイスチヤージされ
ロウ信号に、ラインＭは保持されてハイ信号とし
て出力ゲート１６を通して出力される。読出し選
択をされなかつた場合は、ラインＪはロウ信号の
ままなのでラインＫ，Ｍ共にハイ・レベルが保た
れる（第３図Ｋ及びＭの×印）。
のように、T〓でトランジスタQ1によりVccにプリ
チヤージされ、トランジスタ1を介してＴで入
力されるアドレス信号ａにより、ROM読出しを
選択されなければデイスチヤージされ（第３図Ｇ
の×印）、選択されると保持（同図Ｇの〇印）さ
れる。その信号はＴでゲート・スルー、T〓でゲー
ト・ノンスルーとなるnMOSクロツクゲート１１
を通し、第３図Ｈのようになる。ここで注目すべ
き点は、ラインＧがT〓でプリチヤージされる際、
クロツクゲート１１がラインＧとラインＨとの接
続を遮断するため、ラインＨ上にはその前のＴで
決定された読出し選択の信号が保持されることで
ある。その信号はインバータ１２を通すことで、
ラインＩ上では、第３図Ｉの様にハイ・ロウが反
転され、pMOSゲート１３のゲート信号となる。
このゲート信号ＩはROM読出しの場合には第３
図Ｉの〇印の様にロウ信号でゲート１３を導通と
する動作をし、読出しでない場合には×印の様に
T〓では完全にハイ信号となつてゲート１３を非導
通とする動作をする。ROM読出し状態では、ク
ロツクT〓がpMOSゲート１３を通してROMセル
１０内のラインＪに加えられる。従来の回路では
Ｔの期間でも読出し信号ライン（第１図ライン
Ｃ）が読出し状態であるハイ信号になる可能性が
あつたが、本発明では読出し信号ラインＪは、加
えられる可能性のある信号がクロツク信号T〓であ
り、またクロツクゲート１５によりＴでは接地さ
れるので、読出し状態であるハイ信号になる可能
性はT〓の期間しかなく、Ｔの期間では必ずロウ信
号となつている。一方、ROMセル１０内のライ
ンＫ、ＭはＴでトランジスタQ2を介してVccにプ
リチヤージする。ラインＪはこの時必ずロウ信号
であるから、Ｌへの貫通電流はない。そのため従
来回路のクロツクゲート７は不要となる。T〓で
ROMセルからの信号読出しが行なわれる。読出
しの場合にはラインＪがハイ信号となり、nMOS
１４の付いているラインＫはデイスチヤージされ
ロウ信号に、ラインＭは保持されてハイ信号とし
て出力ゲート１６を通して出力される。読出し選
択をされなかつた場合は、ラインＪはロウ信号の
ままなのでラインＫ，Ｍ共にハイ・レベルが保た
れる（第３図Ｋ及びＭの×印）。
以上の論理はnMOSを主体としたnMOS〜
pMOS混在回路（pMOSゲート１３以外はデコー
ダ、ROMセル他全てnMOS回路）であるが、
pMOSを主体とした混在回路も同様な論理で構成
できる。
pMOS混在回路（pMOSゲート１３以外はデコー
ダ、ROMセル他全てnMOS回路）であるが、
pMOSを主体とした混在回路も同様な論理で構成
できる。
本発明によれば、１クロツクでアクセス可能な
ROMを、セル面積を小さくして構成できるの
で、高速アクセスを要求されるマイコンチツプ内
のマイクロROM等の設計に対して効果がある。
ROMを、セル面積を小さくして構成できるの
で、高速アクセスを要求されるマイコンチツプ内
のマイクロROM等の設計に対して効果がある。
第１図は従来の１クロツクでアクセス可能なダ
イナミツクROMの論理回論図、第２図は本発明
の論理回路図、第３図はその回路中での信号の動
作タイミングを示した波形図である。 ９…デコーダ、１０…ROMセル、１１…
nMOSクロツクゲート、１２…インバータ、１３
…pMOSゲート、１５…nMOSクロツクゲート。
イナミツクROMの論理回論図、第２図は本発明
の論理回路図、第３図はその回路中での信号の動
作タイミングを示した波形図である。 ９…デコーダ、１０…ROMセル、１１…
nMOSクロツクゲート、１２…インバータ、１３
…pMOSゲート、１５…nMOSクロツクゲート。
Claims (1)
- 【特許請求の範囲】 １ ROMと、入力信号に応答して該ROMの行
方向のラインを駆動する駆動回路と、クロツク信
号によつて制御されるとともに上記駆動回路の出
力と上記ROMの上記行方向のラインとの間に接
続された信号伝達手段とを具備してなる論理回路
であつて、 上記ROMは複数の第１のMOSトランジスタと
複数の第２のMOSトランジスタと第３のMOSト
ランジスタとを有してなり、 上記複数の第１のMOSトランジスタのゲート、
ドレイン、ソースは上記ROMの上記行方向のラ
インと上記ROMの列方向のラインと接地電位点
とにそれぞれ接続され、 上記第２のMOSトランジスタのソース・ドレ
イン経路が電源電圧と上記列方向のラインとの間
に接続され、 上記第３のMOSトランジスタのソース・ドレ
イン経路が上記ROMの上記行方向のラインと接
地電位点との間に接続され、 上記第２のMOSトランジスタのゲートと上記
第３のMOSトランジスタのゲートとを上記クロ
ツク信号に応答せしめ、 上記クロツク信号が所定のレベルである際に、
上記第２のMOSトランジスタが導通することに
よつて上記ROMの列方向のラインがプリチヤー
ジされる一方、上記第３のMOSトランジスタが
導通することによつて上記ROMの上記行方向の
ラインが低電位とされ、 上記クロツク信号が上記所定のレベルである際
に、上記信号伝達手段は上記駆動回路の出力が上
記ROMの上記行方向のラインに伝達されること
を禁止するとともに上記ROMの上記行方向のラ
インを駆動する上記信号伝達手段の出力は高電位
の発生が禁止されることを特徴とする論理回路。 ２ 上記信号伝達手段は前段回路部分と後段回路
部分とからなり、上記クロツク信号が上記所定の
レベルである際に、上記前段回路部分の出力と上
記後段回路部分の入力との間の信号ラインには上
記駆動回路の上記出力が伝達され、上記後段回路
部分は上記クロツク信号に応答して上記信号伝達
手段の出力の高電位の発生を禁止することを特徴
とする特許請求の範囲第１項記載の論理回路。 ３ 上記信号伝達手段の上記後段回路部分は、そ
のゲートが上記前段回路部分に応答し、そのドレ
イン・ソース経路を介して上記クロツク信号と上
記ROMの上記行方向のラインとを接続する第４
のMOSトランジスタによつて構成され、上記ク
ロツク信号が上記所定のレベルであることによつ
て上記ROMの上記列方向のラインがプリチヤー
ジされる期間には上記第４のMOSトランジスタ
のドレイン・ソース経路を介して上記ROMの上
記行方向のラインに供給される上記クロツク信号
が低電位であることを特徴とする特許請求の範囲
第２項記載の論理回路。 ４ 上記複数の第１のMOSトランジスタと上記
複数の第２のMOSトランジスタと上記第３の
MOSトランジスタとはnMOSであり、上記第４
のMOSトランジスタはpMOSであることを特徴
とする特許請求の範囲第３項記載の論理回路。 ５ 上記駆動回路は、複数の第５のMOSトラン
ジスタと複数の第６のMOSトランジスタと第７
のMOSトランジスタとを有してなり、 上記複数の第５のMOSトランジスタのドレイ
ン、ゲート、ソースは上記駆動回路の上記行方向
のラインと上記駆動回路の上記列方向のラインと
接地電位点とにそれぞれ接続され、 上記複数の第６のMOSトランジスタのソー
ス・ドレイン経路が上記入力信号と上記駆動回路
の上記列方向のラインとの間に接続され、 上記第７のMOSトランジスタのソース・ドレ
イン経路が上記駆動回路の上記行方向のラインと
上記電源電圧との間に接続され、 上記第６のMOSトランジスタのゲートと上記
第７のMOSトランジスタのゲートとを上記クロ
ツク信号に応答せしめ、 上記信号伝達手段の上記前段回路部分は、上記
クロツク信号がそのゲートに供給される第８の
MOSトランジスタのソース・ドレイン経路とイ
ンバータの入力・出力経路との直列経路によつて
構成されてなることを特徴とする特許請求の範囲
第３項または第４項記載の論理回路。 ６ 上記ROMはマイコンチツプ内のマイクロ
ROMであることを特徴とする特許請求の範囲第
１項乃至第５項のいずれかに記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101235A JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101235A JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586589A JPS586589A (ja) | 1983-01-14 |
| JPH0316718B2 true JPH0316718B2 (ja) | 1991-03-06 |
Family
ID=14295232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101235A Granted JPS586589A (ja) | 1981-07-01 | 1981-07-01 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586589A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638060A (en) | 1985-04-29 | 1987-01-20 | E. R. Squibb & Sons, Inc. | O-sulfated spiro β-lactam hydroxamic acids |
| JPS63204815A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317022B2 (ja) * | 1972-05-29 | 1978-06-05 | ||
| JPS5713079B2 (ja) * | 1975-02-10 | 1982-03-15 | ||
| JPS6028080B2 (ja) * | 1980-01-29 | 1985-07-02 | シャープ株式会社 | 半導体読み出し専用メモリ |
-
1981
- 1981-07-01 JP JP56101235A patent/JPS586589A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586589A (ja) | 1983-01-14 |
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