JPH03167872A - 半導体装置用リードフレーム - Google Patents

半導体装置用リードフレーム

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JPH03167872A
JPH03167872A JP1308204A JP30820489A JPH03167872A JP H03167872 A JPH03167872 A JP H03167872A JP 1308204 A JP1308204 A JP 1308204A JP 30820489 A JP30820489 A JP 30820489A JP H03167872 A JPH03167872 A JP H03167872A
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JP
Japan
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semiconductor device
lead frame
pad
region
inner lead
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Pending
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JP1308204A
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English (en)
Inventor
Kanji Natori
完治 名取
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置のパッケージ用リードフレームの
ダイパッド部にワイヤーボンディングの中継用の領域を
持つリードフレームに関する。
［従来の技術コ ワイヤーボンディングを必要とするモールド品において
従来は半導体装置上の入出力パッド部とインナーリード
ビンとを直接ワイヤーボンディングにより、配線接続し
ていた。
［発明が解決しようとする課題］ 半導体装置が、多様化するにつれ多ピン小規模ゲートタ
イプの半導体装置の要求が高まってきた多ピン小規模ゲ
ートタイプの半導体装置を実装する場合には、半導体装
置の大きさを最適化、つまり１檀度を上げて半導体チッ
プの面債を小さくすると、半導体装置上のパッドからイ
ンナーリードピンまでの距離が大きくなりワイヤー長な
どの制約により実装できない場合があった。そのため半
導体装置を必要以上に大きくしてパクドとインナーリー
ドピンを近ずけたければならなかった。
半導体装置が大きくなることは、半導体チップのコスト
高と半導体チップ面積の増大による歩留りの低下につな
がり・半導体装置全体のコストを上げていた。
本発明は、半導体チップの大きさを最適化し、なおかつ
多ビンのパッケー・ジに実装することを目的とする。
［課題を解決するための手段］ 上記課題を解決するため、本発明の半導体装置用リード
フＶ−ムは、り・−ドフレームのダイパッド部にワイヤ
ーボンディングの中継領域（以下ランドと記す。）を形
成し、半導体装置上のパッドとインナーリードピンがワ
イ．ヤー長の制約のためボンディング不可能な場合には
、半導体装置上のパッドとランドをボンディングし、さ
らにインナーリードビンまでボンディングすることによ
って１本のワイヤーの長さを短くし実装可能とする。
［実施例コ 以下に本発明の実施例を，図面に基づいて説明する。
第１図は本発明のリードフレームを使用して多段ボンデ
ィングした様子を示している。
ダイパッド部２の上に絶縁層３を形成しその上にランド
４を形成まる。８は、半導体装置６上のパッド７からラ
ンド４へのボンディング線、９は、ランド４かもインナ
ーリードピン１へのボンデイング線である。５は、半導
体装置６をダイノくツド２に固定するための接着剤であ
る。第１図に於でボンディング線８と９は、直接接続さ
れていないが、接続したままポンディングされていても
別にかまわない。
第２図，第３図は、本発明のリードフレームの正面図で
ある。ランド４の形は、第５図のように任意の形を取る
ことが可能である。
第４図は、不発明のリードフレームを使用したときのボ
ンディング図である。
１０は、半導体装置６上のパッド７と、インナーリード
ピン１を直接接続しているボンデイング線である。半導
体装置上のパッド７０１，７０２とインナーリードピン
１０１，１０２との距離は、ワイヤー長の制約よりも長
いためランド４０１４０２を使用してパッドとインナー
リードピンは接続されている。
ランドは、複数列ダイパッド上に形成されていてチップ
が小さければ複数列のランドの中から任意のランドを選
択し、中継点として使用することができる。また半導体
チップが大きくなり、ランドがチップの下に隠れたとし
ても何ら不都合は生じない。
本発明によれば、リードフレームのダイバッドより小さ
な半導体装置はすべて実装が可能であり多ピン小規模ゲ
ートの半導体装置の大きさを最適化し、なおかつ多ピン
のパッケージに実装スることが可能である。
［発明の効果］ 本発明のリードフレームは、以上説明したように多ビン
のパッケージに多ピン小規模ゲートタイプの半導体装置
を実装するときに半導体装置の大きさを最適化すること
ができ、半導体装置の面積の増加を抑えることによるコ
ストダウンに効果がある。
【図面の簡単な説明】
第１図は本発明の半導体装置のリードフレーム図の断面
図である。 第２図は本発明の半導体装置のリードフレーム図の正面
図である。 第５図は本発明の半導体装置のリードフレーム図の正面
図である。 第４図は本発明の半導体装置のリードフレームを使用し
たときのボンディング図である。 １・・・・・・・・・インナーリード ２・・・・・・・・・ダイパッド ５・・・・・・・・・絶縁領域 ６・・・・・・・・・集積回路 ７・・・・・・・・・パッド ８，９．１０・・・・・・ボンディングワイヤー以上

Claims (1)

    【特許請求の範囲】
  1. 　半導体装置用リードフレームのダイパッド上に、半導
    体装置上のパッドとインナーリードピンをボンディング
    するための中継用の領域を有することを特徴とする半導
    体装置用リードフレーム。
JP1308204A 1989-11-28 1989-11-28 半導体装置用リードフレーム Pending JPH03167872A (ja)

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Application Number Priority Date Filing Date Title
JP1308204A JPH03167872A (ja) 1989-11-28 1989-11-28 半導体装置用リードフレーム

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JP1308204A JPH03167872A (ja) 1989-11-28 1989-11-28 半導体装置用リードフレーム

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JPH03167872A true JPH03167872A (ja) 1991-07-19

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ID=17978171

Family Applications (1)

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JP1308204A Pending JPH03167872A (ja) 1989-11-28 1989-11-28 半導体装置用リードフレーム

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JP (1) JPH03167872A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US6232561B1 (en) * 1997-01-31 2001-05-15 Robert Bosch Gmbh Process for producing wire connections on an electronic component assembly carrier made by the process
US20110221050A1 (en) * 2010-03-10 2011-09-15 Renesas Electronics Corporation Electronic device, relay member, and mounting substrate, and method for manufacturing the electronic device
CN102201387A (zh) * 2008-05-19 2011-09-28 联发科技股份有限公司 方形扁平无引线半导体封装及其制作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US6232561B1 (en) * 1997-01-31 2001-05-15 Robert Bosch Gmbh Process for producing wire connections on an electronic component assembly carrier made by the process
CN102201387A (zh) * 2008-05-19 2011-09-28 联发科技股份有限公司 方形扁平无引线半导体封装及其制作方法
US8039319B2 (en) 2008-05-19 2011-10-18 Mediatek Inc. Method for fabricating QFN semiconductor package
US8039933B2 (en) 2008-05-19 2011-10-18 Mediatek Inc. QFN semiconductor package
US8044496B2 (en) 2008-05-19 2011-10-25 Mediatek Inc. QFN semiconductor package
US20110221050A1 (en) * 2010-03-10 2011-09-15 Renesas Electronics Corporation Electronic device, relay member, and mounting substrate, and method for manufacturing the electronic device
US8304870B2 (en) * 2010-03-10 2012-11-06 Renesas Electronics Corporation Electronic device, relay member, and mounting substrate, and method for manufacturing the electronic device

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