JPH03166755A - 半導体集積回路用リードフレーム - Google Patents
半導体集積回路用リードフレームInfo
- Publication number
- JPH03166755A JPH03166755A JP1307203A JP30720389A JPH03166755A JP H03166755 A JPH03166755 A JP H03166755A JP 1307203 A JP1307203 A JP 1307203A JP 30720389 A JP30720389 A JP 30720389A JP H03166755 A JPH03166755 A JP H03166755A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- land
- ground
- power source
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路を封入するプラスチックパッ
ケージ用リードフレームに係わり、より詳しくはリード
フレームの構造に関する。
ケージ用リードフレームに係わり、より詳しくはリード
フレームの構造に関する。
〔従来の技術］
集積回路上の全パッドからアウクーリードビンに信号、
及び電源層を出力する場合、アウターリードビンはパッ
ド数と同数、或はそれ以上のビン数が必要であった． 第ｌ図は従来のＱＦＰのリードフレーム図であり、グイ
パッド１は単一電源層になっている．第２図は当該リー
ドフレームを使用した時のボンディング図であり、グイ
パッドｌに集積回路３をグイボンドし、更に集積回路３
の上バッド４からインナーリード２にワイヤーボンディ
ングした様子を示している．以上より明らかで有るが、
従来の方法では、集積回路３上のパッド４とインナーリ
ード２が必ず対になっており、インナーリード２の本数
は集積回路３上のパッド総数と同数、或はそれ以上必要
であった．ＱＦＰを使わざるを得ないという問題点が有
った。本発明は、集積回路の特性を維持しつつ、電源及
び接地用に使用されるビン数を極力減らし一回り小さい
パッケージに収容可能ならしめることを目的としている
．〔発明が解決しようとする課題１ 集積回路が高速化、大規模化されるにつれて、雑音を抑
える為、電源及び接地用ビンの本数が増加させなければ
ならなかった．一般的には、総ビン数のうち２〜３割が
電源及び接地用ビンに割振られている．一方ＪＤＥＣ
（日本電子機械工業会）規格のＱ Ｆ Ｐ （Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ ）の場合ビン数が、８４
，１００、１３２、１６４、１９６ビンになっている為
、８５ビン必要であればｌ００ＱＦＰを、或は１０１ビ
ン必要であればｌ３２ビンＱＦＰを使わざるを得ないと
いう問題点が有った．本発明は、集積回路の特性を維持
しつつ、電源及び接地用に使用されるビン数を極力減ら
し一回り小さいパッケージに収容可能ならしめる事を目
的としている． 〔課題を解決するための手段］ リードフレームのグイパッド部をエッチング技術を用い
て、接地と複数個の電源領域に分離し、集積回路上の複
数個の電源及び接地用パッドをそれぞれ上記分離電源領
域にボンディングし、且つ当該分離領域から少なくとも
一本のインナーリードピンヘボンディングする事で、集
積回路上の電源及び接地用パッド総数よりアウターリー
ドビン総数を減少させる． 〔実 施 例］ 以下図面に従って本発明の実施例を説明する．第３図は
本発明によるリードフレーム図であり、グイパッド部が
電源用ランド６と接地用ランド７の二つの領域に分離さ
れている．第４図は本発明によるリードフレームを使用
した時の集積回路３のボンディング図であり、電源用バ
ツド８は電源用ランド６へ、接地用パツド９は接地用ラ
ンド７ヘボンディングされている．１０は電源用ランド
６から電源用インナーリードピン１１へのボンディング
線、ｌ２は接地用ランド７から接地用インナーリードピ
ンｌ３へのボンデイング線である．当該発明によれば、
電源及び接地用パッドが各々複数個あったとしても、２
本のインナーリードピンで対応可能であり，集積回路上
のパッド総数にしめる電源及び接地用パッド数の比率が
高い程アウターリードビンの減少効果が大きい．［発明
の効果〕 集積回路が高速化、大規模化されるにつれて、雑音を抑
える為、電源及び接地用ビンの本数が増加する．一般的
には、総ビン数のうち２〜３割が電源及び接地用ビンに
割振られている．一方ＪＤＥＣ（日本電子機械工業会）
規格のＱＦＰ（ＱｕａｄＦｌａｔ Ｐａｃｋａｇｅ ）
の場合ビン数が、８４、１００、１３２、１６４，１９
６ビンになっている為、８５ビン必要であれば１ ００
ＱＦＰを、或は１０１ビン必要であれば１３２ビンＱＦ
Ｐを使わざるを得ないという問題点が有ったが、本発明
によれば、集積回路の特性を維持しつつ、電源及び接地
用に使用されるビン数を極力減らし、一回り小さいパッ
ケージに収容でき、電子機器の小型化及びパッドのコス
トダウンに莫大な貢献が出来る。
及び電源層を出力する場合、アウターリードビンはパッ
ド数と同数、或はそれ以上のビン数が必要であった． 第ｌ図は従来のＱＦＰのリードフレーム図であり、グイ
パッド１は単一電源層になっている．第２図は当該リー
ドフレームを使用した時のボンディング図であり、グイ
パッドｌに集積回路３をグイボンドし、更に集積回路３
の上バッド４からインナーリード２にワイヤーボンディ
ングした様子を示している．以上より明らかで有るが、
従来の方法では、集積回路３上のパッド４とインナーリ
ード２が必ず対になっており、インナーリード２の本数
は集積回路３上のパッド総数と同数、或はそれ以上必要
であった．ＱＦＰを使わざるを得ないという問題点が有
った。本発明は、集積回路の特性を維持しつつ、電源及
び接地用に使用されるビン数を極力減らし一回り小さい
パッケージに収容可能ならしめることを目的としている
．〔発明が解決しようとする課題１ 集積回路が高速化、大規模化されるにつれて、雑音を抑
える為、電源及び接地用ビンの本数が増加させなければ
ならなかった．一般的には、総ビン数のうち２〜３割が
電源及び接地用ビンに割振られている．一方ＪＤＥＣ
（日本電子機械工業会）規格のＱ Ｆ Ｐ （Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ ）の場合ビン数が、８４
，１００、１３２、１６４、１９６ビンになっている為
、８５ビン必要であればｌ００ＱＦＰを、或は１０１ビ
ン必要であればｌ３２ビンＱＦＰを使わざるを得ないと
いう問題点が有った．本発明は、集積回路の特性を維持
しつつ、電源及び接地用に使用されるビン数を極力減ら
し一回り小さいパッケージに収容可能ならしめる事を目
的としている． 〔課題を解決するための手段］ リードフレームのグイパッド部をエッチング技術を用い
て、接地と複数個の電源領域に分離し、集積回路上の複
数個の電源及び接地用パッドをそれぞれ上記分離電源領
域にボンディングし、且つ当該分離領域から少なくとも
一本のインナーリードピンヘボンディングする事で、集
積回路上の電源及び接地用パッド総数よりアウターリー
ドビン総数を減少させる． 〔実 施 例］ 以下図面に従って本発明の実施例を説明する．第３図は
本発明によるリードフレーム図であり、グイパッド部が
電源用ランド６と接地用ランド７の二つの領域に分離さ
れている．第４図は本発明によるリードフレームを使用
した時の集積回路３のボンディング図であり、電源用バ
ツド８は電源用ランド６へ、接地用パツド９は接地用ラ
ンド７ヘボンディングされている．１０は電源用ランド
６から電源用インナーリードピン１１へのボンディング
線、ｌ２は接地用ランド７から接地用インナーリードピ
ンｌ３へのボンデイング線である．当該発明によれば、
電源及び接地用パッドが各々複数個あったとしても、２
本のインナーリードピンで対応可能であり，集積回路上
のパッド総数にしめる電源及び接地用パッド数の比率が
高い程アウターリードビンの減少効果が大きい．［発明
の効果〕 集積回路が高速化、大規模化されるにつれて、雑音を抑
える為、電源及び接地用ビンの本数が増加する．一般的
には、総ビン数のうち２〜３割が電源及び接地用ビンに
割振られている．一方ＪＤＥＣ（日本電子機械工業会）
規格のＱＦＰ（ＱｕａｄＦｌａｔ Ｐａｃｋａｇｅ ）
の場合ビン数が、８４、１００、１３２、１６４，１９
６ビンになっている為、８５ビン必要であれば１ ００
ＱＦＰを、或は１０１ビン必要であれば１３２ビンＱＦ
Ｐを使わざるを得ないという問題点が有ったが、本発明
によれば、集積回路の特性を維持しつつ、電源及び接地
用に使用されるビン数を極力減らし、一回り小さいパッ
ケージに収容でき、電子機器の小型化及びパッドのコス
トダウンに莫大な貢献が出来る。
第１図は従来のＱＦＰのリードフレーム図である．
第２図は従来のリードフレームを使用した時のボンディ
ング図である。 第３図は本発明によるリードフレーム図である． 第４図は本発明によるリードフレームを使用したボンデ
ィング図である。 １ ３ ・ １ ４ ・ ・グイパッド ・インナーリード ・タブ吊りリード ・集積回路 ・パッド ・ボンディングワイヤー ・電源用ランド ・接地用ランド ・絶縁領域 ・電源用パッド ・接地用パッド ・電源用ランドと電源用インナーリー ドビン間のボンデイング線 ・・電源用インナーリードピン ・・接地用ランドと接地用インナーリードビン間のポン
ディング線 １ ５ ・接地用インナーリードピン 以 上
ング図である。 第３図は本発明によるリードフレーム図である． 第４図は本発明によるリードフレームを使用したボンデ
ィング図である。 １ ３ ・ １ ４ ・ ・グイパッド ・インナーリード ・タブ吊りリード ・集積回路 ・パッド ・ボンディングワイヤー ・電源用ランド ・接地用ランド ・絶縁領域 ・電源用パッド ・接地用パッド ・電源用ランドと電源用インナーリー ドビン間のボンデイング線 ・・電源用インナーリードピン ・・接地用ランドと接地用インナーリードビン間のポン
ディング線 １ ５ ・接地用インナーリードピン 以 上
Claims (1)
- 半導体集積回路とインナーリードピン間に少なくとも
一つ以上、集積回路基板電位と異なる電位用のボンディ
ング領域を有することを特徴とする半導体集積回路用リ
ードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307203A JPH03166755A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307203A JPH03166755A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166755A true JPH03166755A (ja) | 1991-07-18 |
Family
ID=17966283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307203A Pending JPH03166755A (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166755A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541149U (ja) * | 1991-10-15 | 1993-06-01 | 金星エレクトロン株式会社 | 半導体パツケージ |
| JPH06151641A (ja) * | 1992-11-05 | 1994-05-31 | Toshiba Corp | 半導体装置 |
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| KR100262180B1 (ko) * | 1996-06-28 | 2000-07-15 | 고토 하지메 | 수지밀봉형반도체장치및그의제조방법 |
| KR100533750B1 (ko) * | 2000-07-13 | 2005-12-06 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 리드 프레임 및 이를 이용한 반도체 패키지 |
| US7834435B2 (en) | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
| US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| EP1944802B1 (en) * | 2006-12-27 | 2018-02-14 | MediaTek Inc. | Semiconductor package product |
-
1989
- 1989-11-27 JP JP1307203A patent/JPH03166755A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541149U (ja) * | 1991-10-15 | 1993-06-01 | 金星エレクトロン株式会社 | 半導体パツケージ |
| US5386141A (en) * | 1992-03-31 | 1995-01-31 | Vlsi Technology, Inc. | Leadframe having one or more power/ground planes without vias |
| JPH07505505A (ja) * | 1992-03-31 | 1995-06-15 | ブイ・エル・エス・アイ・テクノロジー・インコーポレイテッド | バイアのない１つ以上の電力／接地平面を有するリードフレーム |
| JPH06151641A (ja) * | 1992-11-05 | 1994-05-31 | Toshiba Corp | 半導体装置 |
| KR100262180B1 (ko) * | 1996-06-28 | 2000-07-15 | 고토 하지메 | 수지밀봉형반도체장치및그의제조방법 |
| KR100533750B1 (ko) * | 2000-07-13 | 2005-12-06 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 리드 프레임 및 이를 이용한 반도체 패키지 |
| US7834435B2 (en) | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
| US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| US8350380B2 (en) | 2006-12-27 | 2013-01-08 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
| EP1944802B1 (en) * | 2006-12-27 | 2018-02-14 | MediaTek Inc. | Semiconductor package product |
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