JPH03169047A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、ゲートアレイに代表されるマスタスライス
方式の半導体集積回路装置に関する。

（従来の技術〉 従来のマスタスライス方式半導体集積回路をその代表的
な装置であるＣＭＯＳゲートアレイを例にとって説明す
る。

ＣＭＯＳゲートアレイは、規則的にＭＯＳトランジスタ
素子を配列した半導体基板を多数予め製造し、必要な機
能の回路を実現するために金属配線層を変更づることに
ようて個別の半導体集積回路装置を得るものである。

第４図に、第１層金属配線を用いて２人力ＮＡＮＤゲー
トを実現した例を示す。

尚、図において１はｐウエル領域、２はｎ　＋　拡散領
域、３はｐ＋拡散領域、４はポリシリコン、５はＶｓｓ
電源線、６は■ＤＤ電源線、７は金属第１層信号配線、
８は基板接続穴である。

このようなマスタスライス方式半導体集積回路の利点と
しては、トランジスタ素子を配列した半導体基板を予め
製造し貯蔵しておけば、個別の回路の設計ができた後直
ちに金属配Ｓ層の製造工程に入ることができ、製造期間
が短縮できることが挙げられる。

ところで、昨今半導体プロセス技術の進歩の結果、三層
以上の多層金属配線が可能となり、小面積の中に多数の
配線を集積することによって、ゲートアレイの大規模化
が可能となりつつある。

しかしながら，従来のように金属配線層を全て回路の個
別化に用いる方法では金属配線層を多層化すればする程
、ゲートアレイの設計終了後の製造工程が長期化し、ゲ
ートアレイの特徴である短納期が必ずしも達或ざれなく
なる。

そこで、従来より第１層の金属配線パターンを固定とし
、第２層において個別化するゲートアレイが知られてい
るが、このようなゲートアレイは製造期間が短縮される
反面、信号配線の自由度が著しく低下し、冗長な信号配
線を避け難いため、配線に要する面積や配線長が非常に
増大する等、大規模で高速動作が要求されるゲートアレ
イには到底採用することができない。

（発明が解決しようとする課題〉 このように、従来のマスタスライス方式半導体集積回路
にあっては、金属配線層を全て回路の個別化に用いてい
たため、金属配線層を多層化すればする程、ゲートアレ
イの設計終了後の製造工程が長期化し、ゲートアレイの
特徴である短納期が必ずしも達成されなくなるという不
具合があり、またこれを解決すべく第１層の金属配線パ
ターンを固定とし、第２層において個別化する方式を採
用すると、製造期間は短縮される反面、信号配線の自由
度が著しく低下し、冗長な信号配線も避け難くなり、配
線に要する面積が増大し、配線長も非常に長くなり、こ
れでは大規模で高速動作の要求されるゲートアレイには
到底採用できない等の問題点があった。

この発明は上述の問題点に鑑みなされたものであり、そ
の目的とするところは、多層金属配線を備えたマスタス
ライス方式半導体集積回路装置において、設計終了後の
製造期間を短縮し、かつ回路動作の高速化を達成するこ
とにある。

［発明の構或］ （課題を解決するための手段〉 この発明は、上記の目的を達成するために、能動素子を
規則的に配列してなる汎用半導体基板上に、２以上の金
属配線層を積層することにより個別化を実現するマスク
スライス方式の半導体集積回路装置において、 前記基板上に積層される金属配線層の中で最も基板側に
位置する１若しくは２以上の金属配線層を電源線敷設専
用とすることを特徴とするものである。

（作用） このような構成によれば、基板に近い金属配線層、即ち
工程上先に製造される層の配線パターンを個別設計によ
らず固定とすることにより、多層配線の場合にも、個別
設計終了後の製造期間を短縮することができる。

また、一部の層は電源線専用となるが、大規模かつ高速
のゲートアレイには、幅の広い電源線或いは多数のｌｉ
ｉｌｌ線が必要であり、これらの電源専用の層は有効に
活用される。

（実施例） 第１図は、この種のマスクスライス方式半導体集積回路
におけるチップ全体の基本的な構成を概略的に示す模式
的平面図である。

同図に示されるように、チップ上にはｐチＶネルトラン
ジスタ列９とｎチャネルトランジスタ列１０とが交互に
配列されると共に、これらの配列に沿ってＶｏｏ電源線
１３とＶｓｓ電源線１４とが敷設されている。

これらの１ｉ源ＩＩ１１３，１４は、電源バット１５．
１６を介して外部へ導出されている。

一方、チップの外周部には、入出力用Ｖｓｓ電源線１１
と入出力用Ｖｏｏ電源線１２とが敷設されており、これ
らの電源線１１．１２もまた電源バット１７．１８を介
して外部に導出されている。

第２図は、本発明が適用されたゲートアレイのマスクス
ライス層，即ち拡散層，ポリシリコン層等の半導体層及
び金属第１層におけるパターン例を模式的に示す平面図
である。

尚、図において、１つはｐウエルｆＲ域、２０はｎ＋拡
散領域、２１はＤ″″拡散領域、２２はポリシリコン、
２３は接続穴、２４は基板接続穴、２５は金属第１層Ｖ
ＳＳ電源線、２６は金属第１層ＶＤＤ電源線である。

同図に示されるように、マスクスライス層のゴ部である
金属第１Ｍは主として電源配線２４．２５に用いられて
いる。尚、ここで電源配線という場合には接地線も含む
ものとする。

大部分の金属第１層は電源配線に用いられるが、第２層
以上で配線ざれる信号線と半導体素子とを接続するため
に、接続穴２３用のパターンが金属第１層にも設けられ
る。

ここで、注意すべきは、金属第１層はマスタスライス層
であって、配線パターンが固定されているので、この接
続穴２３用のパターンは伺ら実質的な信号配線には用い
られず、専ら半導体素子と金属第２層以上との接続に用
いられるに過ぎない。

電源＃５Ａ２５．２６は必要に応じて基板と接続される
。金属第１層と半導体素子或いは基板との接続穴２４の
パターンは、マスクスライス層の一部として固定になっ
ている。

金属第ＩＪｉと金属第２層の間の接続穴２３のパターン
は固定にしてもよいし個別製品毎に設計してもよい。

本実施例のように、半導体素子の一つの端子に対して接
続穴を１カ所しか設けない例では、設置された接続穴が
ほぼ全て使用されるので接続穴のパターン固定しておけ
ばよい。

半導体素子の一つの端子について２カ所以上の接続穴を
設けるような例では、使用されない接続穴が多数生じ、
信号線配線の際に単なる障害物になってしまう。

そこで、このような場合には、使用されない接続穴は設
置しないように個別化することが好ましい。

更にゲート使用率が低い場合にも、使用されない接続穴
が多数生じるので、接続穴のパターンを個別化寸ること
か好ましい。

第３図に、金属第２層以上を用いてする個別化の例を示
す。第３図は本発明のマスクスライス層の上に、金属第
２層を用いて２人力ＮＡＮＤゲートを構成したものであ
る。

尚、図において２７はｎ＋拡散領域、２８はｐ“拡散領
域、２９は接続穴、３０はポリシリコン、３１は金属第
１層ＶＳＳ電源線、３２は金属第１層ＶＤＤ電源線、３
３は金属第２Ｆｍ信号配線である。

同図から明らかなように、ゲートのパターンを構成する
に際して、半導体素子のある端子と電源線とを接続する
必要がある場合には、半導体素子の端子から一旦金属第
２層３３まで配線を引出し、その後電源線３１．３２と
の接続を行えばよい。

即ち、半導体素子の端子とＮ源線との接続を金属第１層
だけを用いて行うことは、金属第１層のマスクスライス
化に反づ゜るので好ましくない。

第３図に例示されるような論理ゲートを組合せて所望の
論理回路を構成づるためには、金属第２層３３のうち論
理ゲートを構成するのに用いられていない部分と金属第
３層とを用いて論理ゲート間の配線を行えばよい。

以上説明した第２図及び第３図の実施例によれば、シリ
ーズ毎に共通の配線パターンである電源配線を金属第１
層に割当てているため、金属第１層までの工程を予め済
ませた半導体基板を貯蔵しておきさえすれば、その後は
必要な機能に合せて個別設計された金属第２層及び金属
第３層のパターンを基板上に実現寸る工程のみを行えば
よく、このため顧客から注文を受けてから納品までの期
間が短くなる。

また、これらの実施例のように、幅の広い電源線２５．
２６又は３１．３２を金馬第１層の一面に設置すること
は、電気的特性から見て３つの利点がある。

第一の利点としては、電源線の幅が広いことにより、電
源線を流れる電流の集中が少なくなり、電源線のエレク
トロマイグレーション耐性が向上することである。

第二の利点としては、電源線の電気抵抗が減少し、電位
降下が減少することである。

第三の利点としては、電源線の面積が大きく、かつ基板
に近い層にあるため、電源線の対基板容邑が増加し、電
源電位変動が抑制されることである。

更に、製造上の利点としては金属第１Ｈがばとんど電源
線であるため段差が少なくなり、金属第２層以上の工程
によって段切れのトラブルが減少することが期待できる
。

以上の説明でも明らかなように、本発明は消費電力が大
きく従って幅の広い電源線を必要とする大規模なゲート
アレイに適用した場合最も効果が著しいものである。

また、電源電圧の変動が問題となるようなゲートアレイ
，即ち、高速動作をするゲートアレイにも適している。

また、以上の実施例では全体で三層金属配線のゲートア
レイを例に取ったが、本発明の効果は更に多層の金属配
線が利用可能である時に著しい。

本発明の他の実施例としては、第１の電位を持つ電源線
を金属第１層に、第２の電位を持つ電源線を第２層にそ
れぞれ割当て、金属第１層及び金属第２層を固定配線と
することも考えられる。

このような場合には、電源配線幅を更に大きく取ること
ができ、一層大きな消費電力に耐えることが可能となる
他、二つの電源線が層間膜を隔てて対向するため、電源
線間容量が大きくなり、電源電圧が更に安定する。

但し、このような実施例では、信号線に割当てられる層
の数は少なくなるため、少なくとも全体で４層の金属配
線が利用できる場合に現実的な用途が見出せるであろう
。

更に他の実施例としては、金属第１層等の固定配線層に
Ｎ源線だけでなく、クロツク信号線用の配線を予め敷設
しておくことも考えられる。

クロック信号線は通常、チップ全面に敷設することが必
要であるため、固定配線とづることは有効である。

しかし、何種類のクロツクを使うといった問題等個別の
設計に依存して変わる要素もあり、ある程度設計が標準
化されていることがこの実施例実現のための条件となる
。

このように、本発明では能動素子を規則的に配列してな
る汎用半導体基板上に、２以上の金属配線層を積層する
ことにより個別化を実現するマスクスライス方式の半導
体集積回路において、前記基板上に積層される金属配線
層の中で最も基板側に位置する１若しくは２以上の金属
配線層を電源線敷設専用とすることを特徴とするもので
あり、これら電源線敷設専用の金属配線層の更に上層に
位置する金属配１１層に信号線を割当てる訳である。

ところで、この信号線の配線割当ては、周知の如く所謂
配線格子を用いて行われる。

そこで、以下に本出願人が最近開発した新規な配線格子
の敷設方式について説明する。

前述したように、スタンダードセル方式やマスタスライ
ス方式の半導体集積回路装置では、論理機能や記憶機能
を実現するセル内の結線やセルの端子間の結線は通常２
層以上の金属配線層を使用して実現される。

また、配線はほとんどの場合、水平方向と垂直方向とか
らなる２方向のみを使用して実現される。

更に水平方向と垂直方向の配線には、別個の配線層が割
当てられるのが一般的である。

従って、水平方向と垂直方向との交差する位置には異な
る配線層を接続するためのピア（　Ｖ　ｉａ）が設置ざ
れる。

このような水平方向．垂直方向の配線構体を実現するに
際しては、各配線層の線幅．Ｒ小離反距離等の所謂゛デ
ザインルールの満足する条件の下で、チップ全面に一様
な間隔で水平，垂直方向に配線格子〈グリッド〉を敷設
する方式が広く用いられている。

このような水平，垂直方向に規則的に敷設された従来の
配線グリッドの構造を第９図に示す。

ところが、第９図に示されるような従来方式の配線グリ
ッド敷設方式では、配線構体が縦方向，横方向の何れか
でしか実現できないために、配線構体設置の自由度が上
がらず、一定の領域を使用して十分に効率のよい配線設
計が得難いという不具合があった。

一方、縦方向，横方向のみでなく、斜め方向の配線も効
果的に併用すれば、配線効率を改善させ得ることは容易
に想像されるが、それを実現するための固迩的で単Ｎな
配線グリッドの敷設方式を提案づることはなかなか困難
であり、十分に実用に供する方式は存在しなかった。

このように、スタンダードセル方式やゲートアレイ方式
の半導体集積回路装置の配線構体を実現するために、従
来実施ざれている配線グリッド敷設方式では、配線構体
の実現が縦方向と横方向に限定されているために、配線
の自由度が上がらず、その結果としてチップの集８！１
度を十分に上げることができないという問題があった。

そこで、本出願人はこのような問題点を解決１べく、次
のような新規な配線格子の敷設方式（未公開）を開発し
た。

第５図に、本出願人により開発された２つの斜め方向の
配線グリッドを合せ持つ配線グリッド敷設方式の構成概
念図を示す。

同図に示されるように、アレイ状の単位格子には、右寄
りの配線グリッド（例えば４５°の方向）３４と右下り
の配線グリッド（例えば、１３５°の方向）３５とが交
互に設置されている。

次に、このような配線グリッド敷設方式を適用して、具
体的な配線構体の設計を行った例を、第６図及び第７図
に示す。

これらの例は、或る矩形の配線領域の境界線上に相互に
接続されるべく端子が定義されている所謂スイッチボッ
クス配線と呼ばれる配線構体の設計方式を示すものであ
る。

第６図（ａ　）に示される例は、２層金属配線に適用さ
れるものであり、水平方向ライン３６及び４５゜の斜め
方向ライン３７には第１層目が、また垂直方向ライン３
８及び１３５゜の斜め方向ライン３９には第２層目が割
当てられている。

このような配線グリッド敷設方式が適用された結果、第
６図（１）　）に示される如き配線構体の設計が可能と
なった。即ち、このような配線構体は、通常の縦方向ラ
イン，横方向ラインだけからなる配線グリッドを用いて
完成することはできない。

第７図の例は３層金属配線２に適用されるもので、水平
方向ライン４０には第１層目及び第３層目が、また垂直
方向ライン４１には第２層目が、更に斜め方向ライン４
２には第２層目が割当てられている。

このような配線グリット敷設方式が適用ざれた結果、第
７図（ｂ）に示されるような配線構体の設計が可能とな
った。即ち、この場合においても、通常の縦方向ライン
及び横方向ラインだけからなる配線グリッド敷設方式を
適用してこのような配ａｍ体を設計することはできない
。

次に、このような水平方向，垂直方向に加え斜め方向の
配線グリッドを備えた配線グリッド敷設方式が、同時に
各格子点上での配線ショート．オーバラップを効果的に
回避できる利点をも有していることを説明する。

水平方向．垂直方向の２方向からなる配線グリッドをベ
ースとして、斜め方向の配線グリッドを追加する場合に
は、以上の例の他に第８図（Ｂ〉，（Ｃ）に示される方
式も考えられる。

ところが、基本となる矩形格子の各頂点を、第８図（Ｂ
）の方式では各２個，第８図（Ｃ）の方式では各４個斜
め方向の配線グリッドが共イｊしており、例えば２層で
配線を行う場合には、各格子点での配線のショート．オ
ーバラップが頻繁に生じ、それらを未然に回避して矛盾
のない配線構体の設計を完成するには、複雑な処理が必
要となる。

これに対して、第８図（Ａ）に示される方式によれば、
矩形格子の各頂点はただ一つの斜め方向グリッドしか共
有していないため、極めて単純な判定により配線のショ
ート．オーバラツブを容易に回避することができる。

このように本出願人が開発した配線グリッド敷設方式に
よれば、従来の水平方向，垂直方向の２方向のみからな
る配線グリッドに対し、斜め方向の配線グリッドを、各
矩形格子の頂点に、丁度１本接続されるよう付加するも
のであるから、自由度の高い配線構体の設計が可能とな
り、チップ面積の縮小，集積度の向上が図られる。

［発明の効果］ 以上の説明で明らかなように、本発明によれば、多層配
線を用いていながら、短期間に製造できるマスクスライ
ス方式半導体集積装置を、電気的特性等に関して多層配
線の利点を十分活かしつつ、実現することができる。

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. （１）能動素子を規則的に配列してなる汎用半導体基板
   上に、２以上の金属配線層を積層することにより個別化
   を実現するマスタスライス方式の半導体集積回路装置に
   おいて、 前記基板上に積層される金属配線層の中で最も基板側に
   位置する１若しくは２以上の金属配線層を電源線敷設専
   用とすることを特徴とする半導体集積回路装置。