JPS62128152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62128152A JPS62128152A JP26730985A JP26730985A JPS62128152A JP S62128152 A JPS62128152 A JP S62128152A JP 26730985 A JP26730985 A JP 26730985A JP 26730985 A JP26730985 A JP 26730985A JP S62128152 A JPS62128152 A JP S62128152A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- channel region
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000003491 array Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマクロセル・アレイ方式を用いた半導体集積回
路装置に関する。
路装置に関する。
−Cにマクロセル・アレイ方式の半導体集積回路装置は
、第5図のように複数個のマクロセル1を一方向、例え
ばX方向に配列してマクロセル・アレイ2を構成し、こ
のマクロセル・アレイ2をこれと直角な方向、つまりY
方向に所要の間隔をおいて並設した構成となっている。
、第5図のように複数個のマクロセル1を一方向、例え
ばX方向に配列してマクロセル・アレイ2を構成し、こ
のマクロセル・アレイ2をこれと直角な方向、つまりY
方向に所要の間隔をおいて並設した構成となっている。
前記各マクロセル1はマクロセル・アレイ2の両側に夫
々の入出力端子3を配置させるように配列し、かつ各マ
クロセル・アレイ2の間は配線チャネル領域4としてマ
クロセル1乃至マクロセル・アレイ2の相互配線を施し
得るように構成している。
々の入出力端子3を配置させるように配列し、かつ各マ
クロセル・アレイ2の間は配線チャネル領域4としてマ
クロセル1乃至マクロセル・アレイ2の相互配線を施し
得るように構成している。
そして、従来の配線チャネル領域4における配線では、
X方向の配線5は第1層配線で構成し、Y方向の配線6
は第1層配線上に形成した第2層配線で構成し、これら
第1.第2層の配線5,6をスルーホール7において相
互接続するとともに全体として配線面積が最小となるよ
うに回路ノ々り−ンの設計がなされている。
X方向の配線5は第1層配線で構成し、Y方向の配線6
は第1層配線上に形成した第2層配線で構成し、これら
第1.第2層の配線5,6をスルーホール7において相
互接続するとともに全体として配線面積が最小となるよ
うに回路ノ々り−ンの設計がなされている。
上述した従来の半導体集積回路装置は、配線チャネルに
おける第1.第2層の各配線5.6は単に配線面積の点
についてのみ考慮されてパターン設計が行われているの
で、場合によっては2つ以上の異なる配線が長い距離に
亘って近接状態でかつ平行に延設されることがある。こ
のため、これらの隣接配置された配線を通電される信号
が相互に影響を及ぼしあい、半導体集積回路装置の電気
的特性に悪影響を生じさせることがある。
おける第1.第2層の各配線5.6は単に配線面積の点
についてのみ考慮されてパターン設計が行われているの
で、場合によっては2つ以上の異なる配線が長い距離に
亘って近接状態でかつ平行に延設されることがある。こ
のため、これらの隣接配置された配線を通電される信号
が相互に影響を及ぼしあい、半導体集積回路装置の電気
的特性に悪影響を生じさせることがある。
特に、配線チャネル領域4の長手方向、つまり前述の例
ではX方向に延設される配線間でこの現象は生じ易く、
高周波を取り扱う半導体集積回路装置では隣接配線間の
相互干渉が著しくなり、半導体集積回路装置の特性に重
大な影響を与えることになる。
ではX方向に延設される配線間でこの現象は生じ易く、
高周波を取り扱う半導体集積回路装置では隣接配線間の
相互干渉が著しくなり、半導体集積回路装置の特性に重
大な影響を与えることになる。
〔問題点を解決するための手段〕
本発明の半導体集積回路装置は、平行に延設される配線
における各信号間での相互干渉を防止して特性の安定化
及び信頼性の向上を図るものである。
における各信号間での相互干渉を防止して特性の安定化
及び信頼性の向上を図るものである。
本発明の半導体集積回路装置は、配線チャネル領域の長
手方向に延設した1以上の配線と、この配線に交差接続
して所定電位を供給する配線とからなる格子配線を配設
し、この格子配線によって隔絶されるトラック内にマク
ロセル間を接続する配線を延設する構成としている。
手方向に延設した1以上の配線と、この配線に交差接続
して所定電位を供給する配線とからなる格子配線を配設
し、この格子配線によって隔絶されるトラック内にマク
ロセル間を接続する配線を延設する構成としている。
次に、本発明を図面を参照して説明する。
第1図は本発明の一実施例を示す。図のように複数個の
マクロセル1をX方向に配列してマクロセル・アレイ2
を構成し、このマクロセル・アレイ2を所要間隔おいて
Y方向に並設し各マクロセル・アレイ2間に配線チャネ
ル領域4を構成している。また、各マクロセル1は入出
力端子3がマクロセル・アレイ2の両側に配置されるよ
うにしてアレイを構成している。
マクロセル1をX方向に配列してマクロセル・アレイ2
を構成し、このマクロセル・アレイ2を所要間隔おいて
Y方向に並設し各マクロセル・アレイ2間に配線チャネ
ル領域4を構成している。また、各マクロセル1は入出
力端子3がマクロセル・アレイ2の両側に配置されるよ
うにしてアレイを構成している。
前記配線チャネル領域4には、配線チャネル領域4の長
手方向、つまりX方向に沿って4本の平行な配線11を
第1層配線として延設し、またこれら配線11に直交す
る配線12を第2層配線としてマクロセル1の2個分の
間隔で配設している。
手方向、つまりX方向に沿って4本の平行な配線11を
第1層配線として延設し、またこれら配線11に直交す
る配線12を第2層配線としてマクロセル1の2個分の
間隔で配設している。
そして、これら配線11と12とをスルーホール13で
相互に接続して全体として格子配線14を構成し、マク
ロセル1を介してY方向配線12をGNDに接続するこ
とにより、全てのX方向配線11をGND電位に保って
いる。なお、この格子配線14のみを第2図に示してお
り、これにより配線11によってY方向に隔絶されるX
方向の領域(これをトラックと称する)8が5本形成さ
れることが判る。
相互に接続して全体として格子配線14を構成し、マク
ロセル1を介してY方向配線12をGNDに接続するこ
とにより、全てのX方向配線11をGND電位に保って
いる。なお、この格子配線14のみを第2図に示してお
り、これにより配線11によってY方向に隔絶されるX
方向の領域(これをトラックと称する)8が5本形成さ
れることが判る。
また、前記配線チャネル領域4には各マクロセル1の入
出力端子3を相互に接続するために第1層配線からなる
X方向の配線5と、第2層配線からなるY方向の配線6
を配設し、夫々をスルーホール7で相互に接続している
。そして、これら配線5,6の中、配線チャネル領域4
の長手方向に沿う配線、即ち本実施例ではX方向の配線
5を前記格子配線14のX方向の配線11間の各トラ・
ツクに夫々配設しており、各配線5は格子配線14の配
線11によってY方向に隔絶されるように構成している
。
出力端子3を相互に接続するために第1層配線からなる
X方向の配線5と、第2層配線からなるY方向の配線6
を配設し、夫々をスルーホール7で相互に接続している
。そして、これら配線5,6の中、配線チャネル領域4
の長手方向に沿う配線、即ち本実施例ではX方向の配線
5を前記格子配線14のX方向の配線11間の各トラ・
ツクに夫々配設しており、各配線5は格子配線14の配
線11によってY方向に隔絶されるように構成している
。
この構成によれば、配線チャネル領域4においてX方向
に延設される配fa5は全てGND電位に保持された配
線11によって隔絶されているので、各配線5は相互に
シールドされた状態とされ、長手方向に延設される隣接
配線間線5での電気的な干渉が防止され、各配線5の信
号の相互影響が防止できる。また、Y方向に隣接する配
線6においてもGND電位に保持されている格子配線1
4のY方向の配線12によって相互に隔絶でき、配線6
の信号間での影響を防止することもできる。
に延設される配fa5は全てGND電位に保持された配
線11によって隔絶されているので、各配線5は相互に
シールドされた状態とされ、長手方向に延設される隣接
配線間線5での電気的な干渉が防止され、各配線5の信
号の相互影響が防止できる。また、Y方向に隣接する配
線6においてもGND電位に保持されている格子配線1
4のY方向の配線12によって相互に隔絶でき、配線6
の信号間での影響を防止することもできる。
なお、この実施例では格子配線11を4本設けているの
で、配線チャネル領域4内には5本のトラックが構成さ
れ、X方向配線5を5本並設できることは前述の通りで
ある。
で、配線チャネル領域4内には5本のトラックが構成さ
れ、X方向配線5を5本並設できることは前述の通りで
ある。
したがって、配線チャネル領域4において特に長く隣接
する配線5相互間での信号の影響を無くし、半導体集積
回路装置の特性の安定化と信頼性の向上を図ることがで
きる。
する配線5相互間での信号の影響を無くし、半導体集積
回路装置の特性の安定化と信頼性の向上を図ることがで
きる。
第3図は本発明の他の実施例を示しており、第1図と同
−又は均等な部分には同一符号を附しである。
−又は均等な部分には同一符号を附しである。
この実施例では第4図に格子配線14Aのみを示すよう
に、配線チャネル領域4に形成する格子配線14AのX
方向の配線11を3本で構成する一方、両側の配111
a、llaとマクロセル・アレイ2との間には2本のX
方向配線5を延設し得るように構成し、全体として6本
のトラック8Aを構成して夫々にX方向配線5を延設で
きるようにしている。この配billaとマクロセル・
アレイ2との間に設ける配線5には、隣接した場合にも
信号の相互影響が生じない配線を選択して延設すること
になる。信号が相互に影響する配線5は、前例と同様に
格子配線14Aによって隔絶される状態で配線を行うこ
とは言うまでもない。
に、配線チャネル領域4に形成する格子配線14AのX
方向の配線11を3本で構成する一方、両側の配111
a、llaとマクロセル・アレイ2との間には2本のX
方向配線5を延設し得るように構成し、全体として6本
のトラック8Aを構成して夫々にX方向配線5を延設で
きるようにしている。この配billaとマクロセル・
アレイ2との間に設ける配線5には、隣接した場合にも
信号の相互影響が生じない配線を選択して延設すること
になる。信号が相互に影響する配線5は、前例と同様に
格子配線14Aによって隔絶される状態で配線を行うこ
とは言うまでもない。
この実施例では前例と同様の効果が得られるとともに、
配線チャネル領域4における格子配線14AのX方向の
配線11が3本でありながら実質的に利用できるトラッ
ク8Aの数を6本とし、マクロセル1の入出力端子3を
相互に接続するX方向の配線5をY方向に6本並設する
ことができ、集積度の向上を進めることができる。
配線チャネル領域4における格子配線14AのX方向の
配線11が3本でありながら実質的に利用できるトラッ
ク8Aの数を6本とし、マクロセル1の入出力端子3を
相互に接続するX方向の配線5をY方向に6本並設する
ことができ、集積度の向上を進めることができる。
ここで、各X方向配線5は必ずしも格子配線の配線11
によって隔絶された各トランク内に1本のみ延設される
ものではなく、配線チャネル4の長さ方向にずれて配線
される場合には同一トラック内に2本以上延設してもよ
いことは言うまでもない。
によって隔絶された各トランク内に1本のみ延設される
ものではなく、配線チャネル4の長さ方向にずれて配線
される場合には同一トラック内に2本以上延設してもよ
いことは言うまでもない。
以上説明したように本発明は、配線チャネル領域の長手
方向に延設した1以上の配線と、この配線に交差接続し
て所定電位を供給する配線とからなる格子配線を配設し
、この格子配線によって隔絶されるトラック内にマクロ
セル間を接続する配線を夫々延設しているので、この格
子配線によって隣接する配線は相互にシールドされ、こ
れら配線間における信号の相互の影響を防止でき、半4
体集積回路装置の特性の安定化及び信頼性の向上を達成
することができる。
方向に延設した1以上の配線と、この配線に交差接続し
て所定電位を供給する配線とからなる格子配線を配設し
、この格子配線によって隔絶されるトラック内にマクロ
セル間を接続する配線を夫々延設しているので、この格
子配線によって隣接する配線は相互にシールドされ、こ
れら配線間における信号の相互の影響を防止でき、半4
体集積回路装置の特性の安定化及び信頼性の向上を達成
することができる。
第1図は本発明の一実施例のレイアウト図、第2図は格
子配線のみを示すレイアウト図、第3図は本発明の他の
実施例のレイアウト図、第4図はその格子配線のみを示
すレイアウト図、第5図は従来のレイアウト図である。 ■・・・マクロセル、2・・・マクロセル・アレイ、3
・・・入出力端子、4・・・配線チャネル領域、5・・
・X方向配線、6・・・Y方向配線、7・・・スルーホ
ール、8゜8A・・・トラック、11.lla・・・(
X方向の)配線、12・・・(Y方向の)配線、13・
・・スルーホール、14.14A・・・格子配線。 第2図 1ム −Y−一一 第3図 第4図
子配線のみを示すレイアウト図、第3図は本発明の他の
実施例のレイアウト図、第4図はその格子配線のみを示
すレイアウト図、第5図は従来のレイアウト図である。 ■・・・マクロセル、2・・・マクロセル・アレイ、3
・・・入出力端子、4・・・配線チャネル領域、5・・
・X方向配線、6・・・Y方向配線、7・・・スルーホ
ール、8゜8A・・・トラック、11.lla・・・(
X方向の)配線、12・・・(Y方向の)配線、13・
・・スルーホール、14.14A・・・格子配線。 第2図 1ム −Y−一一 第3図 第4図
Claims (1)
- 【特許請求の範囲】 1、複数個のマクロセルからなるマクロセル・アレイを
複数列に並設し、これらマクロセル・アレイ間に画成し
た配線チャネル領域において前記各マクロセルを相互接
続する半導体集積回路装置において、前記配線チャネル
領域の長手方向に延設した1以上の配線とこの配線に交
差接続する配線とで所定電位に保たれる格子配線を配設
し、前記マクロセル間を接続する配線はこの格子配線に
よって隔絶される複数のトラック内に夫々延設したこと
を特徴とする半導体集積回路装置。 2、配線チャネル領域の長手方向に延設される複数本の
配線を、この長手方向と直角な方向に隔絶されたトラッ
ク内に延設してなる特許請求の範囲第1項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26730985A JPH0680670B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26730985A JPH0680670B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128152A true JPS62128152A (ja) | 1987-06-10 |
| JPH0680670B2 JPH0680670B2 (ja) | 1994-10-12 |
Family
ID=17443033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26730985A Expired - Fee Related JPH0680670B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680670B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278828A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置の配線方法 |
| JPH02284449A (ja) * | 1989-04-25 | 1990-11-21 | Nec Corp | バスライン方式半導体記憶装置 |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
-
1985
- 1985-11-29 JP JP26730985A patent/JPH0680670B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278828A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置の配線方法 |
| JPH02284449A (ja) * | 1989-04-25 | 1990-11-21 | Nec Corp | バスライン方式半導体記憶装置 |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680670B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |