JPH03171340A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ処理装置に関し、特にデータ処理装置に
設けられたキャッシュメモリに対するストアデー夕を一
時的に記憶するためのストアバ・ソファメモリ装置に関
する。

従来技術 従来、この種のデータ処理装置においては、第３図（ａ
）に示すように、主記憶装置３からキャッシュメモリ１
に対して送られてきたプロ．，クデータが一時的にバイ
パスバッファ２でバツファリングされており、そのブロ
ックデータがまだキャッシュメモリ１に登録されていな
い状態で、バイパスバッファ２に登録されているデータ
の主記憶アドレスに対してストア要求が発生した場合、
バイパスバッファ２に登録されているブロックデータが
キャッシュメモリ１に掃き出された後に、ストアバッフ
ァ４から切換回路１１を介してキャッシュメモリ１への
ストアデータの転送が行われている。

一方、第３図（ｂ）に示すように、ストアバッファ４の
データは切換回路１２を介してバイパスバッファ２に対
して直接ストア動作を行うことができるので、ストアバ
ツファ４のデータのストア動作を行う前に、キャッシュ
メモリ１に対してバイパスバッファ２に登録されている
ブロックデタを転送する必要はない。

このような従来のデータ処Ｐｖ装置では、第３図（ａ）
に示ず同路溝威をとる場含、バイパスバッファ２に登録
ざれているブロックデータの主記憶アドレスに！ｌ１シ
てストア要求があったときに、キャッシュメモリ１に対
してブロックデータの掃き出しを行い、その掃き出し終
了後にストア処即を行う必要があるので、バイパスバッ
ファ２からのブロックデータのＩｉｉｉき出し中にはキ
ャッシュメモリ１の索引が不可能となり、またストア処
理も掃き出し終了まで待ち含オ〕ぜなければならないと
いう欠点がある。

また、第３図（ｂ）に示す同路構戊をとる場含、バイパ
スバッファ２に対して直接ストア動作を行うことが可能
であるので、第３図（ａ）に示す同路ｆＭ戊をとる場合
のような問題が生ずることはないが、主記憶装置３から
バイパスバッファ２へ転送中のブロックデータの主記憶
アドレスに対してス１・ア要求が発生したときに、バイ
パスバッファ２へのブロックデータの登録終了までス１
・ア動作を待ち合わせなければならないという欠点があ
る。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、バイパスバッファに登録済みあるいは登
録中のブロックデータの主記憶アドレスに対］７てスト
ア要求が発生（〜でも、処理待ちとなることなくストア
処理を行うことができ、キャッシュアクセス性能を向上
させることができるデータ処理装置の提供を１１的とす
る。

発明の構成 本発明のデータ処理装置は、主記憶装置からのデータを
バイパスバッファを介してキャッシコメモリに記憶させ
るデータ処理装置であって、前記キャッシュメモリに対
するストア要求のデータおよび該データの有効無効を示
す制御情報を記憶するス１・アバッファと、前記バイパ
スバッファおよび前記ストアバッファの同一アドレスか
ら夫々読出されたデータのうち一方を前記制御情報に応
じてバイ１・毎に選択する選択手段と、前記選択手段に
より選択されたデータを前記キャツシコ，メモリに書込
む書込み千段とを脊ずることを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構或を示すプロ・ソク図で
ある。図において、バイパスノくツファ（ＣＢＢ）２は
８バイト×８ワードで横成されており、１ブロック６４
バイ１・のブロ・ソクデー夕が８ノくイ１・づつ８回に
分けて主記憶装置（ＭＭＵ）３から転送されてくる。

ストアバッファ４はストアアドレスノ｛・ノファ（ＳＡ
Ｂ）４ａと、ストアコントロールバツファ（ＳＣＢ）４
ｂと、ス１・アデータバツファ（ＳＤＢ）４Ｃとにより
構成され、ストアデータノくツファ４Ｃの１ワードは８
バイトで構或されている。

キャンシュストアバツファ５はキャッシュコントロール
バッファ（Ｃ　Ｓ　Ｃ　Ｂ）　５　ａと、キヤ・ノシュ
ストアデータバツファ（ＣＳＤＢ）５ｂとにより構成さ
れている。

キヤッシココントロールバツファ５ａはキャツシュスト
アバッファ５に登録されているストアデータの各ワード
毎の制御情報を保持するフィールドであり、各ワードの
有効表示ビットと１バイ１・単位のマスクビットとを保
持する。

キャッシスス１・アデータバッファ５ｂはス１・アデー
タを保持するフィールドであり、バイパスバッファ２と
同じように８バイ１・×８ワードで構成されている。

リードアドレスレジスタ（ＣＲＡ）６は３ビットで構威
され、バイパスバツファ２およびキャツシュストアバツ
ファ５に登録されているデータをキャッシュメモリ（Ｄ
Ａ）１に転送するときに川いる。

ライトアドレスレジスタ（ＣＷＡ）７は３ビツ１・で横
或され、主記憶装Ｗ３からのプロ・ンクデータをバイパ
スバッファ２に転迭するときに用いる。

切換回路８は選択制御目路９からの制御信号に応じてバ
イパスバッファ２およびキャッシュストアバッファ５か
ら読出されたデータのうち一方をバイト毎に選択し、切
換回路１０に出力する。

選択制御回踏９はキャッシュストアバッファ５のキャッ
シュコントロールバッファ５ａから読出されたストア制
御情報を基に切換回路８への制御信号を生或する。

切換回路１０はバイパスバッファ２に登録されているブ
ロックデータをキャッシュメモリ１に掃き出す際に切換
回路８からの出力を選択し、その他の場合にストアデー
タバッファ４Ｃからの出力を選択する。

第２図は第１図の選択制御回路９の構戊を示す図である
。図において、選択制御同路９はアンドゲート９１〜９
８により構成されており、アンドゲート９１〜９８は各
々キャッシュコントロールバッファ５ａからのＶフィー
ルド５１ａと、Ｍフィールド５２ａ（ＭＯ〜Ｍ７）との
論理積演算を行っている。この演算結果が切換回路８へ
の制御信号となる。

キャッシュコントロールバッファ５ａからのＶフィール
ド５１ａはそのタイミングでキヤ・ノシュストアバッフ
ァ５から読出されるストアデータの有効性を示しており
、■フィールド５１ａが″０”であればそのタイミング
でバイパスバツファ２から読出されるデータのワードア
ドレスに対するストア要求はなく、■フィールド５１ａ
が“１”であればそのワードアドレスに対するストア要
求が存在することを示している。

キャッシュコントロールバツファ５ａからのＭフィール
ド５２ａはストアデータの１バイト！１１位の有効性を
示しており、本実施例ではストアデータの１ワードが８
バイトで構威されているので、Ｍフィールド５２ａはＭ
Ｏ−Ｍ７の８ビットで構成され、各々０バイト〜７バイ
トまでのストアデータに対応している。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

バイパスバッファ２に有効なブロックデータが登録され
ている状態で、該ブロックデー夕の１モ意のワードアド
レスに対してストア要求が発生した場合、ストアバッフ
ァ４からストアアドレスとストア制御情報とストアデー
タとが読出される。

このストアバッファ４からのストア制御情報およびスト
アデータは夫々ストアアドレスを基にキャッシュストア
バッファ５のキャッシュコントロール５ａおよびキャッ
シュストアデータバッファ５ｂの各フィールドに登録さ
れる。

この状態で、ストア要求が発生したワードアドレスのバ
イパスバッファ２に登録されているワードデータと、キ
ャッシュストアバッファ５に登録されているストアデー
タとの各バッファ内の登録位置は等しい。

この状態ではストアデータがキャッシュストアバッファ
５にバッファリングされており、まだキャッシュメモリ
１に書込まれていないために該ストア要求は終了してい
ない。

しかしながら、ストアバッファ４からみると、ストアデ
ータが掃き出し済みとなっており、該ストア要求に関し
ては処理終了となるので、ストアバッファ４では後続の
ストア要求に関する処理を開始することができる。

また、ストアバッファ４のストアデータはキャッシュメ
モリ１に登録されているデータの主記憶アドレスに対し
てストア要求が発生した場合、切換回路１０を経由して
キャッシュメモリ１に書込まれる。

バイパスバッファ２に登録されているブロックデータを
キャッシュメモリ１に掃き出す場合には、バイパスバッ
ファ２のリードアドレスがリードアドレスレジスタ６の
値によって示され、１ワード８バイトづつ８回に分けて
読出される。

このとき同時に、リードアドレスレジスタ６の値はキャ
ッシュストアバッファ５のリードアドレスモ示しており
、バイパスバッファ２から読出されるワードデータと同
位置のストア制御情報とストアデータとがキャッシュス
トアバッファ５から読出される。

このキャッシュストアバッファ５のキャッシュコントロ
ールバッファ５ａからのＶフィールド５１ａが“１”で
、かつＭフィールド５２ａが“１”の場合には、ＩＩＪ
換同路８がキャッシコス１・アバッファ５のキャッシュ
スＩ・アデータバッファ５　ｂ　ｈｓらのデータのうち
Ｍフ，ｆ−ルド５２ａが“１゛のバイ１・を選択ｊ７、
それ以外の場含にはバイパスバッファ２からのデータを
選択する。

上述の処理を行うことにより、バイパスバッファ２に登
録されているブロックデータをキャッシ１メモリ１にｔ
１１？き出す際に、掃き出しデータのワドアドレスにλ
１（７てス１・ア要求がある場合には、λ１・アデータ
を１Ｊノ換同路８で掃き出｛７データと差ｌ２換えーＣ
キャッシュメモリ１に転送ずることができる。

このとき、キャッシュストγバッファ５ではＶフィール
ド５１ａが“１”であるスＩ・アデータを読出１〜でキ
ャッシュメモリ１に転送１，た後、読出し，たＶフィー
ルド５１ａを“０゛にリセッ１・ずる。

このように、バイパスバッファ２から読出されたワード
データと同じ位置から読出されたキャッシュスｌ・アバ
ッファ５からのス１・ア制御情報に応じて切換同路８で
バイパスバッファ２からのワ−ドデータとキャッシュス
１・アバツファ５からのストアデータとのうち一方をバ
イト単位に選択ｌ７てキャッシコメモリ１に書込むよう
にすることによって、バイパスバッファ２に登録済み、
あるいは登録中の主記憶装置３からのブロックデータの
主記憶アドレスに対１，てス１・ア要求が発生【７ても
、バイパスバッファ２からキャッシュメモリ１へのブロ
ックデータの掃き出し、あるいは主記憶装置３からバイ
パスバッファ２へのブロックデータの転送が終了するま
で処理待ちとなることなく、ストア処理を行うことがで
き、キャツシ，，アクセス性能を向上させることができ
る。

発明の効果 以上説明１，たように本発明によれば、バイパスバッフ
ァに登録済み、あるいは登録中のプロ・ソクデー夕の主
記憶アドレスに対１，てストア要求が発’ＪＩ　Ｌた場
合、該ストア要求の制御情報に応じてバイパスバッファ
からのデータとストアバツファからのデータとを差し換
えてブロックデータのキャッシュ掃き出１〜を行うよう
にすることによって、処Ｊｊｉｊ待ちどなることなく、
ス１・ア処理を行うことができ、キャッシュアクセス性
能を向上させるこどができるという効果がある。

４，図而の開弔な説明 第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の選択制御同路の構戊を示す図、第３図は
従来例の構成を示すプロ・ソク図である。

主要部分の符号の説明 １・・・・・・キャッシュメモリ ２・・・・・・バイパスバツファ ４・・・・・・ストアバツファ ５・・・・・・キャッシュス！・アバツファ６・・・・
・・リードアドレスレジスタΣ３　１０・・・・・切換
同路 ９・・・・・・選択制御目路 出商人　甲府［１本電気株式会ｉｔ

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置からのデータをバイパスバッファを介
   してキャッシュメモリに記憶させるデータ処理装置であ
   って、前記キャッシュメモリに対するストア要求のデー
   タおよび該データの有効無効を示す制御情報を記憶する
   ストアバッファと、前記バイパスバッファおよび前記ス
   トアバッファの同一アドレスから夫々読出されたデータ
   のうち一方を前記制御情報に応じてバイト毎に選択する
   選択手段と、前記選択手段により選択されたデータを前
   記キャッシュメモリに書込む書込み手段とを有すること
   を特徴とするデータ処理装置。