JPH0298754A - 主記憶制御方式 - Google Patents
主記憶制御方式Info
- Publication number
- JPH0298754A JPH0298754A JP63250760A JP25076088A JPH0298754A JP H0298754 A JPH0298754 A JP H0298754A JP 63250760 A JP63250760 A JP 63250760A JP 25076088 A JP25076088 A JP 25076088A JP H0298754 A JPH0298754 A JP H0298754A
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- Japan
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- store
- data
- cache
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- Pending
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- 238000000034 method Methods 0.000 claims description 11
- 230000010365 information processing Effects 0.000 claims description 4
- 238000011010 flushing procedure Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000003672 processing method Methods 0.000 description 7
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置から主記憶装置へのデータの転送
処理に関し、特に部分書込みストアデータのフルライト
化データ転送処理方式に関する。
処理に関し、特に部分書込みストアデータのフルライト
化データ転送処理方式に関する。
従来この種のバイブライン型情報処理装置においてキャ
ツシュヒツト時における主記憶装置へのの部分書込みス
トア処理はフルライトのストア処理に比べ、複数回の有
効なストアデータの主記憶装置からの読出しを行ない、
読出されたデータのマージを行ない、キャッシュ又は主
記憶装置へ転送するという処理が必要なためにストア処
理に大幅な処理時間を要してしまい、部分書込みストア
処理のアルライト化による処理を必要としていた。
ツシュヒツト時における主記憶装置へのの部分書込みス
トア処理はフルライトのストア処理に比べ、複数回の有
効なストアデータの主記憶装置からの読出しを行ない、
読出されたデータのマージを行ない、キャッシュ又は主
記憶装置へ転送するという処理が必要なためにストア処
理に大幅な処理時間を要してしまい、部分書込みストア
処理のアルライト化による処理を必要としていた。
従来技術において部分書込みストア処理のフルライト化
ストア処理を実行する処理方式としては、キャッシュに
対して先ず部分書込みストアデータを読出し、有効なデ
ータとのマージを行ない、再びキャッシュ、主記憶装置
に書込むことによるフルライト化という処理方式、又は
キャッシュに対して先ず有効なストアデータを書込み、
そのデータをキャッシュから読出し主記憶装置に書込む
ことによるフルライト化という処理方式がある。
ストア処理を実行する処理方式としては、キャッシュに
対して先ず部分書込みストアデータを読出し、有効なデ
ータとのマージを行ない、再びキャッシュ、主記憶装置
に書込むことによるフルライト化という処理方式、又は
キャッシュに対して先ず有効なストアデータを書込み、
そのデータをキャッシュから読出し主記憶装置に書込む
ことによるフルライト化という処理方式がある。
しかしながら、上述した従来の部分書込みストア処理の
フルライト化処理方式においてはキャッシュに対して２
回のアクセスを必要とするためにストア処理を１サイク
ル化した高速マシンにおいてはこの処理方式を実用する
ことはできなかった。
フルライト化処理方式においてはキャッシュに対して２
回のアクセスを必要とするためにストア処理を１サイク
ル化した高速マシンにおいてはこの処理方式を実用する
ことはできなかった。
そこで本発明の技術的課題は高速にストア命令処理を行
なう情報処理装置を提供することにある。
なう情報処理装置を提供することにある。
本発明によれば、ストアバッファを有し、部分書込みの
ストア処理を必要とする命令の実行をサポートする演算
装置と主記憶装置とを含む情報処理装置において、 キャツシュヒツト時における部分書込みのストア命令に
対し、該ストア命令のストアデータのを効なバイト単位
を示すストアマスク情報を参照し、該ストアマスク情報
において有効であると示されているバイト単位のストア
データに対しては、ストアバッファ内の有効なバイト単
位のストアデータの読出しを行ない、 キャッシュに対しては、該ストアバッファ内の有効なバ
イト単位のストアデータをキャッシュ内の対応するデー
タのバイト単位に書込み、該ストアマスク情報において
無効であると示されているバイト単位のストアデータに
対しては、キャッシュ内の対応するデータのバイト単位
のストアデータを読出し、ストアバッファ及びキャッシ
ュから読出されたストアデータのマージを行ない該スト
アマスク情報を全てのバイト単位のストアデータに対し
有効であるとし、 結合されたストアデータとともに主記憶装置に掃出すこ
とを特徴とする主記憶＄ＩＪＷＪ方式が得られる。
ストア処理を必要とする命令の実行をサポートする演算
装置と主記憶装置とを含む情報処理装置において、 キャツシュヒツト時における部分書込みのストア命令に
対し、該ストア命令のストアデータのを効なバイト単位
を示すストアマスク情報を参照し、該ストアマスク情報
において有効であると示されているバイト単位のストア
データに対しては、ストアバッファ内の有効なバイト単
位のストアデータの読出しを行ない、 キャッシュに対しては、該ストアバッファ内の有効なバ
イト単位のストアデータをキャッシュ内の対応するデー
タのバイト単位に書込み、該ストアマスク情報において
無効であると示されているバイト単位のストアデータに
対しては、キャッシュ内の対応するデータのバイト単位
のストアデータを読出し、ストアバッファ及びキャッシ
ュから読出されたストアデータのマージを行ない該スト
アマスク情報を全てのバイト単位のストアデータに対し
有効であるとし、 結合されたストアデータとともに主記憶装置に掃出すこ
とを特徴とする主記憶＄ＩＪＷＪ方式が得られる。
換言すれば、本発明はキャツシュヒツト時にストアバッ
フ、アに受付けられたストア命令がパーシャルライト（
部分書込み）であるかフルライト（全部書込み）である
かを判断する手段を有し、パーシャルライトであるなら
ばストアマスクバッファ内の該ストアデータに関するス
トアマスク情報（ストアデータの有効なバイト単位を示
す情報）により有効であるバイト単位のストアデータを
ストアバッファから読出す手段と該ストアデータに関す
るストアマスク情報からキャッシュに対してストアマス
クの値が１′であるバイト単位のキャッシュ内データに
対してはストアデータバッファ内の該ストアデータの有
効なバイト単位のストアデータをキャッシュに書込む手
段とストアマスクの値が０゛であるバイト単位のキャッ
シュ内データに対してはキャッシュから読出す手段と、
ストアデータバッファとキャッシュから読出されたそれ
ぞれの有効なバイト単位のストアデータのマージを行な
い完全なデータとして主記憶装置へ転送する手段と、該
主記憶装置へ転送する全てのバイト単位に対して有効で
あるストアデータに関するストアマスク情報をａ１１１
°として主記憶装置へ転送する手段とを有している。
フ、アに受付けられたストア命令がパーシャルライト（
部分書込み）であるかフルライト（全部書込み）である
かを判断する手段を有し、パーシャルライトであるなら
ばストアマスクバッファ内の該ストアデータに関するス
トアマスク情報（ストアデータの有効なバイト単位を示
す情報）により有効であるバイト単位のストアデータを
ストアバッファから読出す手段と該ストアデータに関す
るストアマスク情報からキャッシュに対してストアマス
クの値が１′であるバイト単位のキャッシュ内データに
対してはストアデータバッファ内の該ストアデータの有
効なバイト単位のストアデータをキャッシュに書込む手
段とストアマスクの値が０゛であるバイト単位のキャッ
シュ内データに対してはキャッシュから読出す手段と、
ストアデータバッファとキャッシュから読出されたそれ
ぞれの有効なバイト単位のストアデータのマージを行な
い完全なデータとして主記憶装置へ転送する手段と、該
主記憶装置へ転送する全てのバイト単位に対して有効で
あるストアデータに関するストアマスク情報をａ１１１
°として主記憶装置へ転送する手段とを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図を示すものであ
り、第２図は第１図に示される本発明の実施例のブロッ
ク図の動作と第３図に示すバイブライン処理動作のタイ
ムチャートを示す図である。
り、第２図は第１図に示される本発明の実施例のブロッ
ク図の動作と第３図に示すバイブライン処理動作のタイ
ムチャートを示す図である。
第３図はバイブライン処理の一例を示す図で、ステージ
ＩＦからステージＳＴまで６ステージに分割されている
。ステージＩＦは命令を取出す処理、ステージＡＣはオ
ペランドアドレスを生成する処理、ステージＡＴは論理
アドレスを実アドレスに変換する処理、ステージＣＡは
オペランドを読出す処理、ステージＥＸは読出されたオ
ペランドの演算処理、そしてステージＳＴは演算結果の
格納処理を行なう。以降本発明の実施例を第３図に示す
バイブラインステージを下にして説明する。
ＩＦからステージＳＴまで６ステージに分割されている
。ステージＩＦは命令を取出す処理、ステージＡＣはオ
ペランドアドレスを生成する処理、ステージＡＴは論理
アドレスを実アドレスに変換する処理、ステージＣＡは
オペランドを読出す処理、ステージＥＸは読出されたオ
ペランドの演算処理、そしてステージＳＴは演算結果の
格納処理を行なう。以降本発明の実施例を第３図に示す
バイブラインステージを下にして説明する。
本発明の実施例において、ストアデータ及びキャッシュ
データは８バイトのデータから成りストアデータは１バ
イト単位にストアマスク情報を持つものとし、キャッシ
ュデータは１バイト単位に書込み、読出しのアクセスが
可能とする。
データは８バイトのデータから成りストアデータは１バ
イト単位にストアマスク情報を持つものとし、キャッシ
ュデータは１バイト単位に書込み、読出しのアクセスが
可能とする。
第１図のブロック図、第２図のタイムチャートを参照し
て実施例を説明すると、サイクルｔ１においてストア命
令ＡがＩＦステージに受付けられると、サイクルｔ６に
おいてストア命令Ａに関するストアデータ、ストアマス
ク情報がそれぞれストアデータバッファ２．ストアマス
クバッファ１に書込まれる。サイクル【７において、ス
トアバッファからその下のステージへの掃出しが可能で
あり、なおかつ、キャツシュヒツトである場合に、スト
ア命令Ａに関するストアデータとストアマスク情報がそ
れぞれストアデータバッファ２．ストアマスクバッファ
ｌから読出されると、キャッシュに対しては該ストアマ
スク情報の真（Ｔｒｕｅ）出力をキャッシュ書込み指示
レジスタ７に格納し、該ストアマスク情報の補数（Ｃｏ
ｉｐｌｅｍｅｎｔ ）出力をストア命令Ａに対応するワ
ードのキャッシュデータの有効なバイト単位の読出し指
示信号としてキャッシュデータの読出しを行なう。スト
アデータバッファ２に交りしては該ストアマスク情報の
Ｔｒｕｅ出力と該ストアデータの論理積をとり有効なバ
イト単位のストアデータをキャッシュから読出された有
効なバイト単位のストアデータとマージして主記憶書込
み待ちストアデータレジスタ５に格納するとともに、キ
ャッシュ書込み待ちレジスタ６にも格納する。また、主
記憶書込み待ちストアマスクレジスタ４に対してはスト
アマスクバッファ１からのＴｒｕｅ出力と（Ｃｏｉｐｌ
ｃｍｅｎｔ ）出力の論理和、つまり °ａｌｌｌ’
を格納する。サイクル８においてストアＡの縮退された
データであるストアＡ″とａｌ１１’であるストアマス
ク情報が主記憶装置に転送される。又キャッシュに対し
てもキャッシュ書込み待ちレジスタ６内のバイト単位の
データがストア命令への対応するワードの有効なバイト
単位に書込まれる。この時キャッシュ内の対応するワー
ドには、主記憶装置へ転送されたデータと等しいデータ
ストアＡ′が登録されていることになる。より具体的な
例を述べる。
て実施例を説明すると、サイクルｔ１においてストア命
令ＡがＩＦステージに受付けられると、サイクルｔ６に
おいてストア命令Ａに関するストアデータ、ストアマス
ク情報がそれぞれストアデータバッファ２．ストアマス
クバッファ１に書込まれる。サイクル【７において、ス
トアバッファからその下のステージへの掃出しが可能で
あり、なおかつ、キャツシュヒツトである場合に、スト
ア命令Ａに関するストアデータとストアマスク情報がそ
れぞれストアデータバッファ２．ストアマスクバッファ
ｌから読出されると、キャッシュに対しては該ストアマ
スク情報の真（Ｔｒｕｅ）出力をキャッシュ書込み指示
レジスタ７に格納し、該ストアマスク情報の補数（Ｃｏ
ｉｐｌｅｍｅｎｔ ）出力をストア命令Ａに対応するワ
ードのキャッシュデータの有効なバイト単位の読出し指
示信号としてキャッシュデータの読出しを行なう。スト
アデータバッファ２に交りしては該ストアマスク情報の
Ｔｒｕｅ出力と該ストアデータの論理積をとり有効なバ
イト単位のストアデータをキャッシュから読出された有
効なバイト単位のストアデータとマージして主記憶書込
み待ちストアデータレジスタ５に格納するとともに、キ
ャッシュ書込み待ちレジスタ６にも格納する。また、主
記憶書込み待ちストアマスクレジスタ４に対してはスト
アマスクバッファ１からのＴｒｕｅ出力と（Ｃｏｉｐｌ
ｃｍｅｎｔ ）出力の論理和、つまり °ａｌｌｌ’
を格納する。サイクル８においてストアＡの縮退された
データであるストアＡ″とａｌ１１’であるストアマス
ク情報が主記憶装置に転送される。又キャッシュに対し
てもキャッシュ書込み待ちレジスタ６内のバイト単位の
データがストア命令への対応するワードの有効なバイト
単位に書込まれる。この時キャッシュ内の対応するワー
ドには、主記憶装置へ転送されたデータと等しいデータ
ストアＡ′が登録されていることになる。より具体的な
例を述べる。
ストアマスクバッファ１内に上位４ｂが１°であり下位
４ｂが０′であるストアマスクが存在すると仮定すると
ストアバッファ２からのデータの読出しサイクルにおい
てストアマスク情報が１′である上位４バイトのトスア
データが主記憶書込み待ちレジスタ５内の上位４バイト
に格納され、これと同サイクルにおいてストアマスク情
報が０゛である上位４Ｂのキャッシュデータがキャッシ
ュ内の対応するワードから読出され主記憶書込み待ちス
トアデータレジスタ５の上位４Ｂに格納される。よって
主記憶書込み待ちストアデータレジスタ５には８バイト
の有効なデータが存在する。これと同サイクルにおいて
ストアマスクバッファ１のＴｒｕｅ出力とＣｏａｐｌｅ
＋ｇｅｎｔ出力の論理和の値、つまり ａｌｌｌ’が主
記憶書込み待ちストアマスクレジスタ４に格納される。
４ｂが０′であるストアマスクが存在すると仮定すると
ストアバッファ２からのデータの読出しサイクルにおい
てストアマスク情報が１′である上位４バイトのトスア
データが主記憶書込み待ちレジスタ５内の上位４バイト
に格納され、これと同サイクルにおいてストアマスク情
報が０゛である上位４Ｂのキャッシュデータがキャッシ
ュ内の対応するワードから読出され主記憶書込み待ちス
トアデータレジスタ５の上位４Ｂに格納される。よって
主記憶書込み待ちストアデータレジスタ５には８バイト
の有効なデータが存在する。これと同サイクルにおいて
ストアマスクバッファ１のＴｒｕｅ出力とＣｏａｐｌｅ
＋ｇｅｎｔ出力の論理和の値、つまり ａｌｌｌ’が主
記憶書込み待ちストアマスクレジスタ４に格納される。
またキャッシュ書込み待ちレジスタ６に対してはストア
マスク情報が“１°であるバイト単位のストアデータ、
つまり上位４Ｂのストアデータが格納される。次サイク
ルにおいて、主記憶装置への転送とキャッシュ３内の対
応するワードへの有効なバイト単位のデータの書込みが
行なわれる。このことにより主記憶装置へ転送されたデ
ータとキャッシュ３内の対応するワードに存在する８バ
イトのデータの値は等しいものとなる。
マスク情報が“１°であるバイト単位のストアデータ、
つまり上位４Ｂのストアデータが格納される。次サイク
ルにおいて、主記憶装置への転送とキャッシュ３内の対
応するワードへの有効なバイト単位のデータの書込みが
行なわれる。このことにより主記憶装置へ転送されたデ
ータとキャッシュ３内の対応するワードに存在する８バ
イトのデータの値は等しいものとなる。
以上説明したように、本発明は、キャツシュヒツト時に
おける部分書込みストア処理において、ストアバッファ
からキャッシュに対して、データのバイト単位の読出し
、書込みを行ない、同一タイミングにおいて、主記憶装
置に対しては、ストアバッファ及びキャッシュのデータ
のバイト単位の読出しにより主記憶装置へのデータ転送
が可能となり、キャッシュに対して１サイクルのみのア
クセスにより部分書込みストア処理のフルライト化が可
能となり部分書込みストア処理を高速に処理できる効果
がある。
おける部分書込みストア処理において、ストアバッファ
からキャッシュに対して、データのバイト単位の読出し
、書込みを行ない、同一タイミングにおいて、主記憶装
置に対しては、ストアバッファ及びキャッシュのデータ
のバイト単位の読出しにより主記憶装置へのデータ転送
が可能となり、キャッシュに対して１サイクルのみのア
クセスにより部分書込みストア処理のフルライト化が可
能となり部分書込みストア処理を高速に処理できる効果
がある。
第１図は本発明の一実施例を示すブロック図である。
第２図は第１図に示すブロック図の一実施例におけるタ
イムチャートを示す図である。 第３図は本発明の実施例におけるバイブライン処理の例
を示す図である。 １・・・ストアマスクバッファ、２・・・ストアデータ
バッファ、３・・・キャッシュ、４・・・主記憶書込み
待ちストアマスクレジスタ、５・・・主記憶書込み待ち
ストアデータレジスタ、６・・・キャッシュ書込み待ち
レジスタ、７・・・キャッシュ書込み指示レジスタ。
イムチャートを示す図である。 第３図は本発明の実施例におけるバイブライン処理の例
を示す図である。 １・・・ストアマスクバッファ、２・・・ストアデータ
バッファ、３・・・キャッシュ、４・・・主記憶書込み
待ちストアマスクレジスタ、５・・・主記憶書込み待ち
ストアデータレジスタ、６・・・キャッシュ書込み待ち
レジスタ、７・・・キャッシュ書込み指示レジスタ。
Claims (1)
- 【特許請求の範囲】 １）ストアバッファを有し、部分書込みのストア処理を
必要とする命令の実行をサポートする演算装置と主記憶
装置とを含む情報処理装置において、 キャッシュヒット時における部分書込みのストア命令に
対し、該ストア命令のストアデータの有効なバイト単位
を示すストアマスク情報を参照し、該ストアマスク情報
において有効であると示されているバイト単位のストア
データに対しては、ストアバッファ内の有効なバイト単
位のストアデータの読出しを行ない、 キャッシュに対しては、該ストアバッファ内の有効なバ
イト単位のストアデータをキャッシュ内の対応するデー
タのバイト単位に書込み、 該ストアマスク情報において無効であると示されている
バイト単位のストアデータに対しては、キャッシュ内の
対応するデータのバイト単位のストアデータを読出し、
ストアバッファ及びキャッシュから読出されたストアデ
ータのマージを行ない該ストアマスク情報を全てのバイ
ト単位のストアデータに対し有効であるとし、 結合されたストアデータとともに主記憶装置に掃出すこ
とを特徴とする主記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250760A JPH0298754A (ja) | 1988-10-06 | 1988-10-06 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250760A JPH0298754A (ja) | 1988-10-06 | 1988-10-06 | 主記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298754A true JPH0298754A (ja) | 1990-04-11 |
Family
ID=17212636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250760A Pending JPH0298754A (ja) | 1988-10-06 | 1988-10-06 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491811A (en) * | 1992-04-20 | 1996-02-13 | International Business Machines Corporation | Cache system using mask bits to recorder the sequences for transfers of data through cache to system memory |
| JPH0877067A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | キャッシュメモリ制御装置 |
| EP1416390A2 (en) | 1998-03-31 | 2004-05-06 | Intel Corporation | Cache pollution avoidance instructions |
| JP2013536526A (ja) * | 2010-08-20 | 2013-09-19 | アップル インコーポレイテッド | フラッシュ指標を動的に調整可能な結合書き込みバッファ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201293A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 主記憶書込み制御装置 |
-
1988
- 1988-10-06 JP JP63250760A patent/JPH0298754A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201293A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 主記憶書込み制御装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491811A (en) * | 1992-04-20 | 1996-02-13 | International Business Machines Corporation | Cache system using mask bits to recorder the sequences for transfers of data through cache to system memory |
| JPH0877067A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | キャッシュメモリ制御装置 |
| EP1416390A2 (en) | 1998-03-31 | 2004-05-06 | Intel Corporation | Cache pollution avoidance instructions |
| EP1416390A3 (en) * | 1998-03-31 | 2006-01-18 | Intel Corporation | Cache pollution avoidance instructions |
| JP2013536526A (ja) * | 2010-08-20 | 2013-09-19 | アップル インコーポレイテッド | フラッシュ指標を動的に調整可能な結合書き込みバッファ |
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