JPH077364B2 - アドレス変換バッファ制御方式 - Google Patents
アドレス変換バッファ制御方式Info
- Publication number
- JPH077364B2 JPH077364B2 JP62183314A JP18331487A JPH077364B2 JP H077364 B2 JPH077364 B2 JP H077364B2 JP 62183314 A JP62183314 A JP 62183314A JP 18331487 A JP18331487 A JP 18331487A JP H077364 B2 JPH077364 B2 JP H077364B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置アドレス変換バッファ制御方式に
係り、特にアドレス変換バッファ内の指定された実アド
レスに対するエントリを無効化する処理（以下パーシャ
ル・パージ処理と呼ぶ）に関する。
係り、特にアドレス変換バッファ内の指定された実アド
レスに対するエントリを無効化する処理（以下パーシャ
ル・パージ処理と呼ぶ）に関する。
従来、アドレス変換バッファにおいて指定された実アド
レスに対応するエントリを無効化は、特開昭57−16428
号公報に記載のように、メモリの内容を一つずつ読出し
該当実アドレスと比較して一致を検出すると、一致を検
出したエントリを無効化する方式が知られている。
レスに対応するエントリを無効化は、特開昭57−16428
号公報に記載のように、メモリの内容を一つずつ読出し
該当実アドレスと比較して一致を検出すると、一致を検
出したエントリを無効化する方式が知られている。
さらに、特開昭60−138654号公報では複数のTLBエント
リを同時に参照可能なメモリ構成を採用し、複数個のエ
ントリを同時に読出し可能とし、さらに読出したエント
リ数に対応した比較回路を施け、比較処理を並列化する
ことにより高速化を実現している。例えば、同時にｌ個
のTLBエントリを参照すると、TLB読出し・比較に要する
時間は、１エントリずつ読出し・比較した場合に比べ、
1/lの時間となる。同時に比較したｌエントリ中で１つ
以上のエントリで一致が検出された場合、無効化処理が
起動されｌエントリ全体が無効化される。
リを同時に参照可能なメモリ構成を採用し、複数個のエ
ントリを同時に読出し可能とし、さらに読出したエント
リ数に対応した比較回路を施け、比較処理を並列化する
ことにより高速化を実現している。例えば、同時にｌ個
のTLBエントリを参照すると、TLB読出し・比較に要する
時間は、１エントリずつ読出し・比較した場合に比べ、
1/lの時間となる。同時に比較したｌエントリ中で１つ
以上のエントリで一致が検出された場合、無効化処理が
起動されｌエントリ全体が無効化される。
読出したｌエントリの中に実アドレスと一致するエント
リがある時にｌエントリ全体を無効化する方式は、無効
化の時間短縮は達成できるが、無効化の対象でない有効
エントリまでも過剰に無効化してしまう問題がある。
リがある時にｌエントリ全体を無効化する方式は、無効
化の時間短縮は達成できるが、無効化の対象でない有効
エントリまでも過剰に無効化してしまう問題がある。
本発明の目的は、複数エントリの並列比較による処理の
高速化をはかるとともに、エントリ無効化の精度を向上
させることにある。
高速化をはかるとともに、エントリ無効化の精度を向上
させることにある。
アドレス変換バッファに１カラム（１は１≧２の整数）
のメモリをｍ個（ｍはｍ≧２の整数）を用いて、指定さ
れた実アドレスに対するエントリを無効にする際にｍ個
のメモリの同一カラムのエントリ（ｍ個）の内容を同時
に読出して該当実アドレスと比較し、一致が検出された
エントリの数が予め与えられた値ｎ（ｎは２≦ｎ≦ｍの
整数）より小さくない時は前記ｍ個のメモリの同一カラ
ムのエントリ全体を無効化し、ｎより小さい時は前記ｍ
個のメモリの同一カラムのエントリの内の一致したエン
トリのみ無効化するようにしている。
のメモリをｍ個（ｍはｍ≧２の整数）を用いて、指定さ
れた実アドレスに対するエントリを無効にする際にｍ個
のメモリの同一カラムのエントリ（ｍ個）の内容を同時
に読出して該当実アドレスと比較し、一致が検出された
エントリの数が予め与えられた値ｎ（ｎは２≦ｎ≦ｍの
整数）より小さくない時は前記ｍ個のメモリの同一カラ
ムのエントリ全体を無効化し、ｎより小さい時は前記ｍ
個のメモリの同一カラムのエントリの内の一致したエン
トリのみ無効化するようにしている。
アドレス変換バッファの無効化処理において、一致が検
出されたエントリの数（ｐ）が予め与えられた値ｎより
小さい時一致したエントリを一つずつ無効化する。この
時、無効化の為にｐサイクル必要であり、真に無効化す
べきエントリのみ無効化され、過剰な無効化は行われな
い。
出されたエントリの数（ｐ）が予め与えられた値ｎより
小さい時一致したエントリを一つずつ無効化する。この
時、無効化の為にｐサイクル必要であり、真に無効化す
べきエントリのみ無効化され、過剰な無効化は行われな
い。
一方、一致が検出されたエントリの数ｐがｎより小さく
ない時、比較した全エントリが無効化される。この時、
１サイクルで無効化処理が行われ、（ｍ−ｐ）個のエン
トリに関しては無効化の対象でないにもかかわらず過剰
な無効化が行われる。前者のケースは無効化の精度をあ
げることに、後者のケースは無効化処理時間の短縮に、
それぞれ重点をおいている。ｎの値と適当に設定するこ
とにより、全体として無効化の時間および精度に関して
最適化を行える。
ない時、比較した全エントリが無効化される。この時、
１サイクルで無効化処理が行われ、（ｍ−ｐ）個のエン
トリに関しては無効化の対象でないにもかかわらず過剰
な無効化が行われる。前者のケースは無効化の精度をあ
げることに、後者のケースは無効化処理時間の短縮に、
それぞれ重点をおいている。ｎの値と適当に設定するこ
とにより、全体として無効化の時間および精度に関して
最適化を行える。
以下、本発明の一実施例を説明する。第１図は、一実施
例のブロック図である。便宜上、第１図では64カラムの
メモリの８個の構成のアドレス変換バッファを示す。カ
ラム数，メモリ数が異なる場合、ロウを何面か持つ場合
も同様である。第１図においては、１は論理アドレスレ
ジスタ（LAR）,2は比較アドレスレジスタ（CAR）、３は
アドレス変換バッファ（TLB）であり、論理アドレス及
び実アドレスは、バイト・ビット表示で（0,1）〜（3,
7）の31ビットから成るものとしている。１バイトは８
ビットとし、例えば、（0,1）は０バイトの第１ビット
目を、（3,7）は３バイトの第７ビット目を意味してい
る。TLB3は64カラムメモリ４〜11と比較回路12〜19から
成る。各64カラムメモリは論理アドレス（1,6）〜（2,
3）をアドレスとして参照される。64カラムメモリ４〜1
1は各々のカラムに対応してエントリをもち、各エント
リは論理アドレスフィールド（ビット（0,1）〜（1,
3））と実アドレスフィールド（ビット（0,1）〜（2,
3））およびＶフィールドを含んでいる。他のフィール
ド、例えばセグメントテーブルオリジンSTO,変更（Ｃ）
ビットについては本発明には直接関係しないので省略す
る。
例のブロック図である。便宜上、第１図では64カラムの
メモリの８個の構成のアドレス変換バッファを示す。カ
ラム数，メモリ数が異なる場合、ロウを何面か持つ場合
も同様である。第１図においては、１は論理アドレスレ
ジスタ（LAR）,2は比較アドレスレジスタ（CAR）、３は
アドレス変換バッファ（TLB）であり、論理アドレス及
び実アドレスは、バイト・ビット表示で（0,1）〜（3,
7）の31ビットから成るものとしている。１バイトは８
ビットとし、例えば、（0,1）は０バイトの第１ビット
目を、（3,7）は３バイトの第７ビット目を意味してい
る。TLB3は64カラムメモリ４〜11と比較回路12〜19から
成る。各64カラムメモリは論理アドレス（1,6）〜（2,
3）をアドレスとして参照される。64カラムメモリ４〜1
1は各々のカラムに対応してエントリをもち、各エント
リは論理アドレスフィールド（ビット（0,1）〜（1,
3））と実アドレスフィールド（ビット（0,1）〜（2,
3））およびＶフィールドを含んでいる。他のフィール
ド、例えばセグメントテーブルオリジンSTO,変更（Ｃ）
ビットについては本発明には直接関係しないので省略す
る。
第２図は、TLB書込み時の基板動作を示している。WE（W
rite Enable）入力が‘1'の時、書込み動作が行われ
る。書込みモードとして、以下の２通りがある。
rite Enable）入力が‘1'の時、書込み動作が行われ
る。書込みモードとして、以下の２通りがある。
（１） ８個の64カラム・メモリのうち、指定された１
個に対して書込みが行われるモード（選択的書込みモー
ド）。
個に対して書込みが行われるモード（選択的書込みモー
ド）。
（２） ８個の64カラム・メモリすべてに対して書込み
が行われるモード（全書込みモード）。FS（Full Selec
t）入力が‘0'の時、選択的書込みモードが選択され、C
S＜０−２＞（Column Select）によて書込むべきカラム
・メモリが指定される。FS入力が１′の時、全書込みモ
ードが選択され全ての64カラム・メモリに対して書込み
が行われる。TLB3に対しては、以下の４つの処理が行わ
れる。
が行われるモード（全書込みモード）。FS（Full Selec
t）入力が‘0'の時、選択的書込みモードが選択され、C
S＜０−２＞（Column Select）によて書込むべきカラム
・メモリが指定される。FS入力が１′の時、全書込みモ
ードが選択され全ての64カラム・メモリに対して書込み
が行われる。TLB3に対しては、以下の４つの処理が行わ
れる。
1,読出し。
２、アドレス変換時のエントリ登録。
３、オールパージ処理。
４、パーシャルパージ処理。
以下、本発明で特に関連するパーシャルパージ処理につ
いてのみ説明する。パーシャルパージ処理の動作開始に
先立ち、比較アドレスレジスタ２に無効化するエントリ
を指定するための実アドレスを初期値としてセットす
る。パーシャルパージ処理が起動されると、例えばパー
ジ制御手段により論理アドレス（1,6）〜（2,3）の値を
順次０〜63に歩進させて、64カラムメモリ４〜11のエン
トリをカラム０〜63まで順に読出し各エントリの実アド
レスをそれぞれ比較回路12〜19により比較アドレスレジ
スタ２の実アドレスと比較する。比較回路12〜19の比較
結果は一致エントリ数検出回路21及び一致64カラムメモ
リ番号保持レジスタ24に伝えられる。一致エントリ数検
出回路21が一致を検出すると論理アドレスの歩進動作は
一時中断する。一致エントリ数検出回路21の値が予め与
えられた値ｎより小さくない時８エントリ無効レジスタ
22を‘1'とする。TLB無効化処理制御回路25は書込み制
御回路27に８エントリを無効化させる信号を伝える。書
込み制御回路27はこの信号を受けてFSを‘1'としてTLB3
の８エントリのＶフィールドを‘0'にし無効化する。一
致エントリ数検出回路21の値が予め与えられた値ｎより
小さい時、１エントリ無効レジスタ23を‘1'とする。TL
B無効化処理制御回路25は、１エントリずつ無効化させ
る信号を書込み制御回路27及び64カラムメモリ番号選択
回路26に伝える。64カラムメモリ番号選択回路26は、一
致64カラムメモリ番号保持レジスタ24の値により、第２
図のようにCS（０−２）の値を決め、書込み制御回路27
に伝える。書込み制御回路27はTLB無効化処理制御回路2
5及び64カラムメモリ番号選択回路26からの信号を受け
て、第２図に示すようにFSを‘0',WEを‘1',CS（０−
２）をメモリ番号に対応するように指定して、TLB3の１
エントリのＶフィールドを‘0'にし無効化する。ｎが３
以上の値の時は、この手順を繰り返して他のエントリも
無効化する。このようにして一致を検出した全てのエン
トリの無効化を終了後、論理アドレスの歩進動作を再会
し、64カラムメモリ４〜11の以後のカラムのサーチ動作
を続行する。このようにして、64カラムメモリ４〜11の
０〜63カラムのサーチを同時に全て達成し、所定の実ア
ドレスを含むTLBエントリのパーシャルパージ処理が終
了となる。
いてのみ説明する。パーシャルパージ処理の動作開始に
先立ち、比較アドレスレジスタ２に無効化するエントリ
を指定するための実アドレスを初期値としてセットす
る。パーシャルパージ処理が起動されると、例えばパー
ジ制御手段により論理アドレス（1,6）〜（2,3）の値を
順次０〜63に歩進させて、64カラムメモリ４〜11のエン
トリをカラム０〜63まで順に読出し各エントリの実アド
レスをそれぞれ比較回路12〜19により比較アドレスレジ
スタ２の実アドレスと比較する。比較回路12〜19の比較
結果は一致エントリ数検出回路21及び一致64カラムメモ
リ番号保持レジスタ24に伝えられる。一致エントリ数検
出回路21が一致を検出すると論理アドレスの歩進動作は
一時中断する。一致エントリ数検出回路21の値が予め与
えられた値ｎより小さくない時８エントリ無効レジスタ
22を‘1'とする。TLB無効化処理制御回路25は書込み制
御回路27に８エントリを無効化させる信号を伝える。書
込み制御回路27はこの信号を受けてFSを‘1'としてTLB3
の８エントリのＶフィールドを‘0'にし無効化する。一
致エントリ数検出回路21の値が予め与えられた値ｎより
小さい時、１エントリ無効レジスタ23を‘1'とする。TL
B無効化処理制御回路25は、１エントリずつ無効化させ
る信号を書込み制御回路27及び64カラムメモリ番号選択
回路26に伝える。64カラムメモリ番号選択回路26は、一
致64カラムメモリ番号保持レジスタ24の値により、第２
図のようにCS（０−２）の値を決め、書込み制御回路27
に伝える。書込み制御回路27はTLB無効化処理制御回路2
5及び64カラムメモリ番号選択回路26からの信号を受け
て、第２図に示すようにFSを‘0',WEを‘1',CS（０−
２）をメモリ番号に対応するように指定して、TLB3の１
エントリのＶフィールドを‘0'にし無効化する。ｎが３
以上の値の時は、この手順を繰り返して他のエントリも
無効化する。このようにして一致を検出した全てのエン
トリの無効化を終了後、論理アドレスの歩進動作を再会
し、64カラムメモリ４〜11の以後のカラムのサーチ動作
を続行する。このようにして、64カラムメモリ４〜11の
０〜63カラムのサーチを同時に全て達成し、所定の実ア
ドレスを含むTLBエントリのパーシャルパージ処理が終
了となる。
本発明によれば、TLBのパーシャルパージ実行時間及び
精度の最適化がなされ、該パーシャルパージによる計算
機システムのオーバーヘッドを減らすことが可能にな
る。
精度の最適化がなされ、該パーシャルパージによる計算
機システムのオーバーヘッドを減らすことが可能にな
る。
第１図は本発明の一実施例を示すブロック図、第２図は
TLB書込み時の基本動作を説明する図である。 １……論理アドレスレジスタ（LAR）、 ２……比較アドレスレジスタ（CAR）、 ３……アドレス変換バッファ（TLB）、 ４−11……64カラムメモリ０−７、 12−19……比較回路、 20……書込みアドレスレジスタ、 21……一致エントリ数検出回路、 25……TLB無効化処理制御回路、 27……書込み制御回路。
TLB書込み時の基本動作を説明する図である。 １……論理アドレスレジスタ（LAR）、 ２……比較アドレスレジスタ（CAR）、 ３……アドレス変換バッファ（TLB）、 ４−11……64カラムメモリ０−７、 12−19……比較回路、 20……書込みアドレスレジスタ、 21……一致エントリ数検出回路、 25……TLB無効化処理制御回路、 27……書込み制御回路。
フロントページの続き (56)参考文献 特開 昭56−107377（ＪＰ，Ａ) 特開 昭56−80869（ＪＰ，Ａ) 特開 昭60−142451ＪＰ，Ａ) 特開 昭63−269242（ＪＰ，Ａ)
Claims (1)
- 【請求項１】少なくとも仮想アドレスと実アドレスの変
換対を登録しておくアドレス変換バッファをもち、主記
憶装置の参照にあたり、前記アドレス変換バッファに該
当仮想アドレスが登録されているか否かチェックして目
的の実アドレスを得る情報処理装置において、前記アド
レス変換バッファに１カラム（１は１≧２の整数）のメ
モリをｍ個（ｍはｍ≧２の整数）を用いて、指定された
実アドレスに対するエントリを無効にする際にｍ個のメ
モリの同一カラムのエントリ（ｍ個）の内容を同時に読
出して該当実アドレスと比較し、一致が検出されたエン
トリの数が予め与えられた値ｎ（ｎは２≦ｎ≦ｍの整
数）より小さくない時は前記ｍ個のメモリの同一カラム
のエントリ全体を無効化し、ｎより小さい時は前記ｍ個
のメモリの同一カラムのエントリの内の一致したエント
リのみ無効化することを特徴とするアドレス変換バッフ
ァ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183314A JPH077364B2 (ja) | 1987-07-24 | 1987-07-24 | アドレス変換バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183314A JPH077364B2 (ja) | 1987-07-24 | 1987-07-24 | アドレス変換バッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6428757A JPS6428757A (en) | 1989-01-31 |
| JPH077364B2 true JPH077364B2 (ja) | 1995-01-30 |
Family
ID=16133528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62183314A Expired - Lifetime JPH077364B2 (ja) | 1987-07-24 | 1987-07-24 | アドレス変換バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077364B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2641319B2 (ja) * | 1990-08-20 | 1997-08-13 | 日本電気株式会社 | アドレス変換バッファクリア方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680869A (en) * | 1979-12-07 | 1981-07-02 | Hitachi Ltd | Address conversion associative buffer system |
| JPS56107377A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Data processing system having partial purge tlb function |
| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| JPH0679295B2 (ja) * | 1986-02-26 | 1994-10-05 | 日本電気株式会社 | アドレス変換装置 |
| JPS63269242A (ja) * | 1987-04-27 | 1988-11-07 | Fujitsu Ltd | アドレス変換方式 |
-
1987
- 1987-07-24 JP JP62183314A patent/JPH077364B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 特開昭６０−１４２４５１ＪＰ，Ａ） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6428757A (en) | 1989-01-31 |
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