JPH031721A - クロック発生装置 - Google Patents
クロック発生装置Info
- Publication number
- JPH031721A JPH031721A JP1136407A JP13640789A JPH031721A JP H031721 A JPH031721 A JP H031721A JP 1136407 A JP1136407 A JP 1136407A JP 13640789 A JP13640789 A JP 13640789A JP H031721 A JPH031721 A JP H031721A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- output
- area
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、自動位相制御によるクロック発生装置（で関
するものである。
するものである。
従来の技術
昨今、クロック発生装置は、機器の小型ｆヒ、高性能化
にともない、ディジタル化、安定性が要請されている。
にともない、ディジタル化、安定性が要請されている。
以下に従来の自動位相制御型のクロック発生装置につい
て説明する。
て説明する。
第３図は従来の自動位相制御型のクロック発生装置の回
路構成を示すものである。第３図（・こおいて、３０は
同期させるべき正弦波でちる。３Ｂ・ま出力クロック、
′３２は乗算器、３３はローパスフィルタ、３４はアク
ティブフィルタ、３５は発振器、３６は位相シックであ
る。
路構成を示すものである。第３図（・こおいて、３０は
同期させるべき正弦波でちる。３Ｂ・ま出力クロック、
′３２は乗算器、３３はローパスフィルタ、３４はアク
ティブフィルタ、３５は発振器、３６は位相シックであ
る。
以上のように構成されたクロック発生装置について、以
下にその動作を説明する。
下にその動作を説明する。
まず、３５の発振器出力を３６の位相シフタで９０度位
相を進ませ、その出力と３０の正弦波を３２の乗算器で
乗算する。次に、乗算器出力を３３のローパスフィルタ
を通して高調波を除去し、３４のアクティブフィルタに
入力する。そして、このアクティブフィルタの出力で、
乗算出力が○となるように、３５の発振器を制御する。
相を進ませ、その出力と３０の正弦波を３２の乗算器で
乗算する。次に、乗算器出力を３３のローパスフィルタ
を通して高調波を除去し、３４のアクティブフィルタに
入力する。そして、このアクティブフィルタの出力で、
乗算出力が○となるように、３５の発振器を制御する。
以上のように、位相同期ループが動作し、出力３１に３
０の正弦波に位相同期したクロックが得られる。
０の正弦波に位相同期したクロックが得られる。
発明が解決しようとする課題
上述の従来の構成では、乗算器出力が０になるという条
件のみで動作しているだめ、出力クロックの位相と正弦
波との位相差が０度と１８０度の２点収束点が存在する
。ここで、従来の方式では、乗算出力が正の場合は出力
値に応じて発振器出力の位相を進め、反対に負の場合は
遅らせる構成となっているため、位相差が±９ｏ度以内
の場合はよいのであるが、それ以上になると、乗算出力
の絶対値が位相差±９０度の所が最大になり、それから
離れるに従い小さくなっていくという性質があるため、
複数回ループを通らなければ収束しないため、位相同期
に時間がかかるという問題点がある。また、精度が位相
シフタに支配されるという欠点も有している。
件のみで動作しているだめ、出力クロックの位相と正弦
波との位相差が０度と１８０度の２点収束点が存在する
。ここで、従来の方式では、乗算出力が正の場合は出力
値に応じて発振器出力の位相を進め、反対に負の場合は
遅らせる構成となっているため、位相差が±９ｏ度以内
の場合はよいのであるが、それ以上になると、乗算出力
の絶対値が位相差±９０度の所が最大になり、それから
離れるに従い小さくなっていくという性質があるため、
複数回ループを通らなければ収束しないため、位相同期
に時間がかかるという問題点がある。また、精度が位相
シフタに支配されるという欠点も有している。
本発明は上記従来の問題点を解決するもので、クロック
の位相同期が速く、安定に位相同期したりＯ−）りを提
供することを目的とする。
の位相同期が速く、安定に位相同期したりＯ−）りを提
供することを目的とする。
課題を解決するだめの手段
この課題を解決するために、本発明のクロック発生装置
は、正弦波の４倍の発振周波数をもつ電圧制御型の発振
器と、発振器出力を２分周し、位相が９０度ずつシフト
した４相のクロックを作る分周器と、正弦波を方形波に
変換する波形変換器と、方形波を４相のクロックで領域
判別する領域判別器と、領域判別器の出力データを利用
して、４相のクロックから領域に応じたクロックを選択
するりＯｙり選別器と、方形波と４相のクロックとの乗
算を行う乗算器と、領域判別の出力データを利用して、
４つの乗算器出力データから領域に応じたデータを選択
する乗算器出力選別器と、選別した乗算器出力データを
直流に変換するパルス直流変換器と、変換した直流電圧
により発振器出力の位相を変化させる発振器制御装置と
を備えた構成を有する。
は、正弦波の４倍の発振周波数をもつ電圧制御型の発振
器と、発振器出力を２分周し、位相が９０度ずつシフト
した４相のクロックを作る分周器と、正弦波を方形波に
変換する波形変換器と、方形波を４相のクロックで領域
判別する領域判別器と、領域判別器の出力データを利用
して、４相のクロックから領域に応じたクロックを選択
するりＯｙり選別器と、方形波と４相のクロックとの乗
算を行う乗算器と、領域判別の出力データを利用して、
４つの乗算器出力データから領域に応じたデータを選択
する乗算器出力選別器と、選別した乗算器出力データを
直流に変換するパルス直流変換器と、変換した直流電圧
により発振器出力の位相を変化させる発振器制御装置と
を備えた構成を有する。
作用
この構成により、４相のクロックで正弦波の位相の領域
を判別し、この判別データにより、領域に応じたクロッ
クを選別しかつ、正弦波を波形変換した方形波と４相の
クロックとの乗算データから、領域判別データに基づき
、ひとつを選別して、パルス−直流変換器を通して、発
振器制御装置によって発振器の位相を制御しているため
、クロック位相は一意的に定まり、発振器出力も９ｏ度
のみの変化しか必要ないので、すみやかな位相同期が行
え、かつ安定したクロック出力を得ることができる。さ
らにディジタル化、ＩＣ化に適しているので、回路の小
型化、低消費電力化が安易である。
を判別し、この判別データにより、領域に応じたクロッ
クを選別しかつ、正弦波を波形変換した方形波と４相の
クロックとの乗算データから、領域判別データに基づき
、ひとつを選別して、パルス−直流変換器を通して、発
振器制御装置によって発振器の位相を制御しているため
、クロック位相は一意的に定まり、発振器出力も９ｏ度
のみの変化しか必要ないので、すみやかな位相同期が行
え、かつ安定したクロック出力を得ることができる。さ
らにディジタル化、ＩＣ化に適しているので、回路の小
型化、低消費電力化が安易である。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例におけるクロック発
生装置の構成図を示すものである。
明する。第１図は本発明の一実施例におけるクロック発
生装置の構成図を示すものである。
第１図において、１は位相同期される正弦波入力、２は
正弦波人力１の位相同期した出力クロック、３は正弦波
を方形波に変換する波形変換器、４は方形波を４相のク
ロックで領域判別する領域判別器、５は方形波と４相の
クロックとを乗算する乗算器、６は領域判別器４のデー
タを利用して、４つの乗算器出力データから領域に応じ
てひとつのデータを選択する乗算器出力選別器、７は乗
算器出力選別器６によって選別されたひとつの乗算器デ
ータを直流に変換するパルス−直流変換器、８はパルス
−直流変換器７の直流出力に応じて、発振器９の出力の
位相を制御する発振器制御装置、９は正弦波１の４倍の
周波数を発生する発振器、１０は発振器９′の出力をに
に分周して９０度ずつ位相がシフトしたクロックを発生
させるＺ分周器、１１は領域判別器４のデータを利用し
て％分周器１０で作った４相のクロックから１つを選択
するクロック選別器である。
正弦波人力１の位相同期した出力クロック、３は正弦波
を方形波に変換する波形変換器、４は方形波を４相のク
ロックで領域判別する領域判別器、５は方形波と４相の
クロックとを乗算する乗算器、６は領域判別器４のデー
タを利用して、４つの乗算器出力データから領域に応じ
てひとつのデータを選択する乗算器出力選別器、７は乗
算器出力選別器６によって選別されたひとつの乗算器デ
ータを直流に変換するパルス−直流変換器、８はパルス
−直流変換器７の直流出力に応じて、発振器９の出力の
位相を制御する発振器制御装置、９は正弦波１の４倍の
周波数を発生する発振器、１０は発振器９′の出力をに
に分周して９０度ずつ位相がシフトしたクロックを発生
させるＺ分周器、１１は領域判別器４のデータを利用し
て％分周器１０で作った４相のクロックから１つを選択
するクロック選別器である。
以下順に第１図の回路図動作を説明する。入力正弦波１
はその位相情報を保持したまま方形波に変換される。そ
して、領域判別器４で４相のクロックによってこの方形
波がランチされ、このラッチデータを組み合わせて領域
判別を行う。第２図が領域の概要を示したものである。
はその位相情報を保持したまま方形波に変換される。そ
して、領域判別器４で４相のクロックによってこの方形
波がランチされ、このラッチデータを組み合わせて領域
判別を行う。第２図が領域の概要を示したものである。
第２図で２０゜２１．２２．２３は４相のクロックを示
し、２４゜２５．２６．２７は４つの領域（Ａ、Ｂ、Ｃ
，Ｄ）の代表的な方形波のパルスを表したものである。
し、２４゜２５．２６．２７は４つの領域（Ａ、Ｂ、Ｃ
，Ｄ）の代表的な方形波のパルスを表したものである。
領域判別は４相のクロックで方形波をラッチしたデータ
（ａ＋ 、’２１ ”３ｒ ’４）を組み合わせて行う
。
（ａ＋ 、’２１ ”３ｒ ’４）を組み合わせて行う
。
例えば大領域の場合はａ、が０．ａ２が１ 、 ａ
３が１．ａ４が０であるので、大領域としてａ１ａ２
・ａ、・ａ４という論理式を割りあてることで行うこと
ができる。Ｂ、Ｃ，Ｄ領域も同様にそれぞれａ、・ａ２
・ａ、・ａ４．ａ、・勢・ａ３・ａ４． ａ、・ａ２・
ａ、・２Ｌ４という論理式を割りあてればよい。
３が１．ａ４が０であるので、大領域としてａ１ａ２
・ａ、・ａ４という論理式を割りあてることで行うこと
ができる。Ｂ、Ｃ，Ｄ領域も同様にそれぞれａ、・ａ２
・ａ、・ａ４．ａ、・勢・ａ３・ａ４． ａ、・ａ２・
ａ、・２Ｌ４という論理式を割りあてればよい。
次に、乗算器５で波形変換器３の出力の方形波とΔ分周
器１０の出力の４つのクロックとをＸＯＲを取ることに
より乗算する。そして、この乗算器の４つの出力データ
から乗算器出力選別Ｂ６で領域判別器４の出力データを
もとに、領域に応じた１つの乗算器出力を選び出しパル
ス−直流変換器７へ送出する。パルス−直流変換器７で
はパルスが１となっている時間に比例した直流電圧を発
生させる。そして、発振器制御装置８では、パルス直流
変換器７の出力電圧にもとすき、発振器９の出力の位相
を進めるように制御する。こうして位相制御された発振
器出力９がＺ分周器１０によって正弦波１と位相差が０
度、９０度、１８０度。
器１０の出力の４つのクロックとをＸＯＲを取ることに
より乗算する。そして、この乗算器の４つの出力データ
から乗算器出力選別Ｂ６で領域判別器４の出力データを
もとに、領域に応じた１つの乗算器出力を選び出しパル
ス−直流変換器７へ送出する。パルス−直流変換器７で
はパルスが１となっている時間に比例した直流電圧を発
生させる。そして、発振器制御装置８では、パルス直流
変換器７の出力電圧にもとすき、発振器９の出力の位相
を進めるように制御する。こうして位相制御された発振
器出力９がＺ分周器１０によって正弦波１と位相差が０
度、９０度、１８０度。
２７０度となる４相のクロックになる。そして、この４
相のクロックの中から、クロック選別器１１によって、
領域判別データ４をもとに、正弦波１と位相差が０度の
クロックが選別され、出力２が得られるのである。
相のクロックの中から、クロック選別器１１によって、
領域判別データ４をもとに、正弦波１と位相差が０度の
クロックが選別され、出力２が得られるのである。
以上のように、正弦波の領域を判別する領域判別器、正
弦波とクロックの乗算を行う乗算器１発振器１発振器制
御装置１分周器、クロック選別器等々を設けることによ
り安定した位相をもつクロックを得ることができる。
弦波とクロックの乗算を行う乗算器１発振器１発振器制
御装置１分周器、クロック選別器等々を設けることによ
り安定した位相をもつクロックを得ることができる。
なお、本実施例では４相のクロックを用いたが、これは
３相、５相、あるいはそれ以上のクロックを用いること
も可能である。また、本実施例ではふれなかったが、領
域判別において、ラッチミス対策を入れることで、さら
に安定したクロックを得ることができ、さらにまた、本
実施例では正弦波との位相差が０のクロックを発生させ
るだめのものであるが、発振器制御及びクロック選別の
部分を少し変更するだけで、正弦波と任意の位相差をも
つクロックを発生させることができる。この際本実施例
ではパルス−直流変換器出力の電圧にもとすき位相を進
めるよう罠制御したが、ある基準電圧を設定し、その基
準電圧の差に応じて位相を進めあるいは遅らすようにす
ることを行ってもよい。
３相、５相、あるいはそれ以上のクロックを用いること
も可能である。また、本実施例ではふれなかったが、領
域判別において、ラッチミス対策を入れることで、さら
に安定したクロックを得ることができ、さらにまた、本
実施例では正弦波との位相差が０のクロックを発生させ
るだめのものであるが、発振器制御及びクロック選別の
部分を少し変更するだけで、正弦波と任意の位相差をも
つクロックを発生させることができる。この際本実施例
ではパルス−直流変換器出力の電圧にもとすき位相を進
めるよう罠制御したが、ある基準電圧を設定し、その基
準電圧の差に応じて位相を進めあるいは遅らすようにす
ることを行ってもよい。
発明の効果
本発明は前述した従来の技術がかかえていた問題点を４
相のクロックを作りそれを選別するという方法を用いて
、位相同期が速く、安定なりロックを提供できるように
して克服し、さらにＩＣ化に適しているという利点も持
ちえたという効果がある。
相のクロックを作りそれを選別するという方法を用いて
、位相同期が速く、安定なりロックを提供できるように
して克服し、さらにＩＣ化に適しているという利点も持
ちえたという効果がある。
第１図は本発明の一実施例ｒおけるクロック発生装置の
ブロック図、第２図は領域判別の概念を示す波形図、第
３図は従来のクロック発生装置のブロック図である。 １・・・・・・入力正弦波、２・・・・・・出力、３・
・・・・・波形変換器、４・・・・領域判別器、５・・
・・・・乗算器、６・・・・・乗算器出力選別器、７
・・・パルス−直流変換器、８・・・・・・発振器制御
装置、９・・・・・・発振器、１０・・・・・％分周器
、１１・・・・クロック選別器、２０，２１゜２２．２
３・・・・・・４相のクロック、２４，２６，２６゜２
７・・・・・・領域別方形波の代表例、３０・・・・・
・正弦波入力、３１・・・・・・出力、３２・・・・・
・乗算器、３３・・・・・・ローパスフィルり、３４・
・・・・・アクティブフィルタ、３５・・・・・・発振
器、３６・・・・・・位相シフタ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 第 図 ａイ ａり α１
ブロック図、第２図は領域判別の概念を示す波形図、第
３図は従来のクロック発生装置のブロック図である。 １・・・・・・入力正弦波、２・・・・・・出力、３・
・・・・・波形変換器、４・・・・領域判別器、５・・
・・・・乗算器、６・・・・・乗算器出力選別器、７
・・・パルス−直流変換器、８・・・・・・発振器制御
装置、９・・・・・・発振器、１０・・・・・％分周器
、１１・・・・クロック選別器、２０，２１゜２２．２
３・・・・・・４相のクロック、２４，２６，２６゜２
７・・・・・・領域別方形波の代表例、３０・・・・・
・正弦波入力、３１・・・・・・出力、３２・・・・・
・乗算器、３３・・・・・・ローパスフィルり、３４・
・・・・・アクティブフィルタ、３５・・・・・・発振
器、３６・・・・・・位相シフタ。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 第 図 ａイ ａり α１
Claims (1)
- 一定周波数で任意の位相を有する正弦波と同一の周波数
及び、位相を持つクロックを発生させる装置であって、
正弦波の４倍の発振周波数を持つ発振器と、発振器出力
をに分周し、位相が９０度ずつシフトした４相のクロッ
クを作る分周器と、正弦波を方形波に変換する波形変換
器と、方形波を４相のクロックで領域判別する領域判別
器と、領域判別器の出力データを利用して、４相のクロ
ックから領域に応じたクロックを選択するクロック選別
器と、方形波と４相のクロックとの乗算を行う乗算器と
、領域判別器の出力データを利用して、４つの乗算器出
力データから領域に応じたデータを選択する乗算器出力
選別器と、選別した乗算器出力データを直流に変換する
パルス−直流変換器と、変換した直流電圧により発振器
出力の位相を変化させる発振器制御装置とを備えたクロ
ック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136407A JPH031721A (ja) | 1989-05-30 | 1989-05-30 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136407A JPH031721A (ja) | 1989-05-30 | 1989-05-30 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031721A true JPH031721A (ja) | 1991-01-08 |
Family
ID=15174443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136407A Pending JPH031721A (ja) | 1989-05-30 | 1989-05-30 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065547A (ja) * | 2013-09-25 | 2015-04-09 | 日本電気通信システム株式会社 | 位相同期回路、位相同期方法及びプログラム |
-
1989
- 1989-05-30 JP JP1136407A patent/JPH031721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065547A (ja) * | 2013-09-25 | 2015-04-09 | 日本電気通信システム株式会社 | 位相同期回路、位相同期方法及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0454406B2 (ja) | ||
| JPS61157269A (ja) | Ｐｗｍ信号発生回路 | |
| JPS62147962A (ja) | インバ−タの制御装置 | |
| JPS6331476A (ja) | Ｐｗｍインバ−タの制御方法および装置 | |
| US6757349B1 (en) | PLL frequency synthesizer with lock detection circuit | |
| JPH01235877A (ja) | ディジタル位相／周波数検出器 | |
| US6842049B2 (en) | Method of and apparatus for detecting difference between the frequencies, and phase locked loop circuit | |
| JPH031721A (ja) | クロック発生装置 | |
| US6249560B1 (en) | PLL circuit and noise reduction means for PLL circuit | |
| JPH01157123A (ja) | 周波数ロックループの周波数検出器 | |
| JP2671291B2 (ja) | Ｐｗｍインバータ装置の制御回路 | |
| JPS6184933A (ja) | Ａｍステレオ復調装置 | |
| JP3527593B2 (ja) | フェーズド・ロックド・ループ回路 | |
| JPS6158475A (ja) | Ｐｗｍ波形演算装置 | |
| JP3374685B2 (ja) | 位相同期制御装置 | |
| JPH0336114Y2 (ja) | ||
| SU1109914A1 (ru) | Цифровой синтезатор частоты | |
| JP3136824B2 (ja) | Ｐｌｌ回路 | |
| JPH02184114A (ja) | クロック発生装置 | |
| JPH09214336A (ja) | 二重比較形シンセサイザ発振器 | |
| SU530415A1 (ru) | Способ управлени инвертором | |
| EP0968568B1 (en) | Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop | |
| JP2825290B2 (ja) | 位相同期発振回路 | |
| JPH0632561B2 (ja) | Ｐｗｍ信号切換装置 | |
| JPH08274628A (ja) | デジタルｐｌｌ |