JPH0336114Y2 - - Google Patents
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- Publication number
- JPH0336114Y2 JPH0336114Y2 JP1984032422U JP3242284U JPH0336114Y2 JP H0336114 Y2 JPH0336114 Y2 JP H0336114Y2 JP 1984032422 U JP1984032422 U JP 1984032422U JP 3242284 U JP3242284 U JP 3242284U JP H0336114 Y2 JPH0336114 Y2 JP H0336114Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- frequency
- phase
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案は周波数シンセサイザ、特に基準信号と
出力からの帰還信号とを位相比較し、この位相比
較電圧により電圧制御発振器の発振周波数を制御
する周波数シンセサイザに関するものである。
出力からの帰還信号とを位相比較し、この位相比
較電圧により電圧制御発振器の発振周波数を制御
する周波数シンセサイザに関するものである。
（従来技術）
従来の周波数シンセサイザの構成ブロツク図を
第１図に示す。第１図において、位相比較器２の
一方の端子INAには水晶発振器１からの基準信
号（基準周波数A）が与えられ、他方の端子INB
には電圧制御発振器４の出力信号（周波数0）を
分周器５（分周比Ｎを有する）により分周した帰
還信号（周波数0／Ｎ）が与えられており、この
両信号の位相比較を行ない位相差に対応した位相
比較制御電圧Vdを低域波器３を介して電圧制
御発振器４に与える。
第１図に示す。第１図において、位相比較器２の
一方の端子INAには水晶発振器１からの基準信
号（基準周波数A）が与えられ、他方の端子INB
には電圧制御発振器４の出力信号（周波数0）を
分周器５（分周比Ｎを有する）により分周した帰
還信号（周波数0／Ｎ）が与えられており、この
両信号の位相比較を行ない位相差に対応した位相
比較制御電圧Vdを低域波器３を介して電圧制
御発振器４に与える。
制御電圧Vdは前記発振器４の発振周波数を制
御し、分周器５はスイツチ６よりの設定信号によ
り分周比を任意に設定する。
御し、分周器５はスイツチ６よりの設定信号によ
り分周比を任意に設定する。
従つて、出力信号の周波数0と前記位相比較器
２の入力端子INAに入力される基準信号の周波
数Aと分周器５の分周比Ｎとの間には0＝Ｎ・A
なる関係が成立し、スイツチ６を設定変更するこ
とにより分周比Ｎを変え出力周波数0を可変して
いる。
２の入力端子INAに入力される基準信号の周波
数Aと分周器５の分周比Ｎとの間には0＝Ｎ・A
なる関係が成立し、スイツチ６を設定変更するこ
とにより分周比Ｎを変え出力周波数0を可変して
いる。
しかし、このような従来構成においては、位相
比較器２からの位相比較制御電圧Vdが電源電圧
に近い正・負のパルス状であり、低域波器３の
時定数を大きくとり、電圧制御発振器４に加える
制御電圧を滑らかなものにしないとジツタ等が発
生し、純度の高い出力信号を得ることができな
い。且つ低域波器３の時定数を大きくとると、
位相差に対する追従が遅くなり発振周波数0にビ
ートが発生してしまう。従つてビート発生が実用
上問題なく、且つジツタが最少となるように低域
波器３の時定数を決定する必要があり、純度の
高い出力信号を得ることができなかつた。
比較器２からの位相比較制御電圧Vdが電源電圧
に近い正・負のパルス状であり、低域波器３の
時定数を大きくとり、電圧制御発振器４に加える
制御電圧を滑らかなものにしないとジツタ等が発
生し、純度の高い出力信号を得ることができな
い。且つ低域波器３の時定数を大きくとると、
位相差に対する追従が遅くなり発振周波数0にビ
ートが発生してしまう。従つてビート発生が実用
上問題なく、且つジツタが最少となるように低域
波器３の時定数を決定する必要があり、純度の
高い出力信号を得ることができなかつた。
また、出力周波数0に含まれるジツタ幅φは分
周器５でＮ分周した後もφのまま変化がないの
で、出力端子OUTにおいて周期１／0に対して
φの割合であつたジツタ幅が、位相比較器２の端
子INBにおいては周期Ｎ／0に対してφの割合で
ジツタ幅を持つことになる。従つて端子INBに
おける周波数の純度は出力周波数0の純度以上と
なり、位相比較器２における位相比較効果が出力
周波数に十分にフイードバツクされ難い。また、
位相比較回数を増して出力周波数の純度を高める
ためには基準周波数Aを高くする必要がある。し
かし0＝Ｎ・Aの関係からAを高くする程0は限
られた周波数しか取れなくなるという欠点があつ
た。
周器５でＮ分周した後もφのまま変化がないの
で、出力端子OUTにおいて周期１／0に対して
φの割合であつたジツタ幅が、位相比較器２の端
子INBにおいては周期Ｎ／0に対してφの割合で
ジツタ幅を持つことになる。従つて端子INBに
おける周波数の純度は出力周波数0の純度以上と
なり、位相比較器２における位相比較効果が出力
周波数に十分にフイードバツクされ難い。また、
位相比較回数を増して出力周波数の純度を高める
ためには基準周波数Aを高くする必要がある。し
かし0＝Ｎ・Aの関係からAを高くする程0は限
られた周波数しか取れなくなるという欠点があつ
た。
また出力信号周波数0の可変範囲を大きくする
には、基準信号と帰還信号の位相差を大きくしな
ければならないので、位相はずれが起こる可能性
が高くなる。すなわち、安定な位相同期を行なう
のが難しくなるという欠点があつた。
には、基準信号と帰還信号の位相差を大きくしな
ければならないので、位相はずれが起こる可能性
が高くなる。すなわち、安定な位相同期を行なう
のが難しくなるという欠点があつた。
（考案の目的）
本考案の目的は、前述の欠点を除去した周波数
シンセサイザを提供することにある。
シンセサイザを提供することにある。
（考案の構成）
本考案周波数シンセサイザは、基準信号と第２
の帰還信号との位相比較回路と、前記第２の帰還
信号の位相が前記基準信号に対して進んでいるか
あるいは遅れているかのみを示す該位相比較回路
から出力される比較信号によつて第１の帰還信号
の位相を制御する位相制御回路と、該位相制御回
路からの出力信号を分周し前記第２の帰還信号と
して出力する分周回路と、該分周回路の分周比を
任意に設定するスイツチと、前記位相比較回路か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタと、該アツプダウンカウ
ンタから出力されるカウント値を直流電圧に変換
する第１のデイジタル−アナログコンバータと、
前記スイツチの設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータと、該第２のデイジタル
−アナログコンバータの出力電圧と前記第１のデ
イジタル−アナログコンバータの出力電圧とを加
算する電圧加算回路と、該電圧加算回路から出力
される電圧により出力信号の発振周波数が制御さ
れ前記第１の帰還信号を出力信号として発生する
電圧制御発振回路とを含んで構成される。
の帰還信号との位相比較回路と、前記第２の帰還
信号の位相が前記基準信号に対して進んでいるか
あるいは遅れているかのみを示す該位相比較回路
から出力される比較信号によつて第１の帰還信号
の位相を制御する位相制御回路と、該位相制御回
路からの出力信号を分周し前記第２の帰還信号と
して出力する分周回路と、該分周回路の分周比を
任意に設定するスイツチと、前記位相比較回路か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタと、該アツプダウンカウ
ンタから出力されるカウント値を直流電圧に変換
する第１のデイジタル−アナログコンバータと、
前記スイツチの設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータと、該第２のデイジタル
−アナログコンバータの出力電圧と前記第１のデ
イジタル−アナログコンバータの出力電圧とを加
算する電圧加算回路と、該電圧加算回路から出力
される電圧により出力信号の発振周波数が制御さ
れ前記第１の帰還信号を出力信号として発生する
電圧制御発振回路とを含んで構成される。
（実施例）
以下に、本考案の一実施例を図により説明す
る。第２図は本考案の一実施例を示すブロツク図
である。
る。第２図は本考案の一実施例を示すブロツク図
である。
図において２は基準信号と第２の帰還信号との
位相比較器、１０は前記第２の帰還信号の位相が
前記基準信号に対して進んでいるかあるいは遅れ
ているかのみを示す該位相比較器２から出力され
る比較信号によつて第１の帰還信号の位相を制御
する位相制御回路、５は該位相制御回路１０から
の出力信号を分周し前記第２の帰還信号として出
力する分周回路、６は該分周回路５の分周比を任
意に設定するスイツチ、７は前記位相比較器２か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタ、８は該アツプダウンカ
ウンタ７から出力されるカウント値を直流電圧に
変換する第１のデイジタル−アナログコンバータ
（以下第１のＤ−Ａコンバータと略す）、１１は前
記スイツチ６の設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータ（以下第２のＤ−Ａコン
バータと略す）、９は該第２のＤ−Ａコンバータ
１１の出力電圧と前記第１のＤ−Ａコンバータ８
の出力電圧とを加算する電圧加算回路、４は該電
圧加算回路９から出力される電圧により出力信号
の発振周波数が制御され前記第１の帰還信号を出
力信号として発生する電圧制御発振器である。
位相比較器、１０は前記第２の帰還信号の位相が
前記基準信号に対して進んでいるかあるいは遅れ
ているかのみを示す該位相比較器２から出力され
る比較信号によつて第１の帰還信号の位相を制御
する位相制御回路、５は該位相制御回路１０から
の出力信号を分周し前記第２の帰還信号として出
力する分周回路、６は該分周回路５の分周比を任
意に設定するスイツチ、７は前記位相比較器２か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタ、８は該アツプダウンカ
ウンタ７から出力されるカウント値を直流電圧に
変換する第１のデイジタル−アナログコンバータ
（以下第１のＤ−Ａコンバータと略す）、１１は前
記スイツチ６の設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータ（以下第２のＤ−Ａコン
バータと略す）、９は該第２のＤ−Ａコンバータ
１１の出力電圧と前記第１のＤ−Ａコンバータ８
の出力電圧とを加算する電圧加算回路、４は該電
圧加算回路９から出力される電圧により出力信号
の発振周波数が制御され前記第１の帰還信号を出
力信号として発生する電圧制御発振器である。
位相比較器２で水晶発振器１より与えられる基
準信号（基準周波数a）に対し分周回路５よりの
帰還信号の位相が進んでいるか遅れているかだけ
を比較検出し、その検出結果により位相が進んで
いる場合には、位相制御回路１０で電圧制御発振
器４よりの信号（周波数0）に１ビツト加算し、
遅れている場合は１ビツト減算を行うと同時に、
位相が進んでいることを示す信号の場合にはアツ
プダウンカウンタ７で１カウントアツプし、位相
が遅れていることを示す信号の場合にはアツプダ
ウンカウンタ７で１カウントダウンし、カウント
結果を第１のＤ−Ａコンバータ８で直流電圧に変
換する。上述したように位相制御回路１０で電圧
制御発振器４からの信号に１ビツト加算あるいは
減算することにより、アツプダウンカウンタ使用
時の過制御を防止し、速やかに集束するようにし
たもので、第３図にそのシミユレート結果を示
す。図中、Ｂ列はアツプダウンカウンタのカウン
タ値（VCO発振周波数の初期値からのずれ）、Ａ
列はVCO発振周波数の変化によつて生ずる位相
変化量、Ｃ列は基準信号からの位相ずれを表わ
し、右のグラフはＣ列の数値をプロツトしたもの
である。これからも明らかなように、位相制御動
作は、初期の位相差に左右されることなく集束す
る。また、Ｂ列の数値からも明らかなとおり純度
の高い信号を得ることができる。なお、第３図で
は一例として、基準信号周波数とVCO自走周波
数のずれを、毎周期１／1000の位相ずれが発生す
る量、初期の位相ずれを210／1000、アツプダウ
ンカウンタの１ビツトカウント値によつて制御す
るVCO発振周波数の変化量を10／1000、位相制
御回路１０での１ビツト分を25／1000としてい
る。一方、スイツチ６からの分周比設定信号は分
周回路５に入力され、分周比を設定すると同時に
第２のＤ−Ａコンバータ１１にも入力され、設定
値に対応した直流電圧に変換する。これら第１と
第２のＤ−Ａコンバータ８及び１１の出力信号は
電圧加算回路９で加算出力され、電圧制御発振器
４の発振周波数を制御する。
準信号（基準周波数a）に対し分周回路５よりの
帰還信号の位相が進んでいるか遅れているかだけ
を比較検出し、その検出結果により位相が進んで
いる場合には、位相制御回路１０で電圧制御発振
器４よりの信号（周波数0）に１ビツト加算し、
遅れている場合は１ビツト減算を行うと同時に、
位相が進んでいることを示す信号の場合にはアツ
プダウンカウンタ７で１カウントアツプし、位相
が遅れていることを示す信号の場合にはアツプダ
ウンカウンタ７で１カウントダウンし、カウント
結果を第１のＤ−Ａコンバータ８で直流電圧に変
換する。上述したように位相制御回路１０で電圧
制御発振器４からの信号に１ビツト加算あるいは
減算することにより、アツプダウンカウンタ使用
時の過制御を防止し、速やかに集束するようにし
たもので、第３図にそのシミユレート結果を示
す。図中、Ｂ列はアツプダウンカウンタのカウン
タ値（VCO発振周波数の初期値からのずれ）、Ａ
列はVCO発振周波数の変化によつて生ずる位相
変化量、Ｃ列は基準信号からの位相ずれを表わ
し、右のグラフはＣ列の数値をプロツトしたもの
である。これからも明らかなように、位相制御動
作は、初期の位相差に左右されることなく集束す
る。また、Ｂ列の数値からも明らかなとおり純度
の高い信号を得ることができる。なお、第３図で
は一例として、基準信号周波数とVCO自走周波
数のずれを、毎周期１／1000の位相ずれが発生す
る量、初期の位相ずれを210／1000、アツプダウ
ンカウンタの１ビツトカウント値によつて制御す
るVCO発振周波数の変化量を10／1000、位相制
御回路１０での１ビツト分を25／1000としてい
る。一方、スイツチ６からの分周比設定信号は分
周回路５に入力され、分周比を設定すると同時に
第２のＤ−Ａコンバータ１１にも入力され、設定
値に対応した直流電圧に変換する。これら第１と
第２のＤ−Ａコンバータ８及び１１の出力信号は
電圧加算回路９で加算出力され、電圧制御発振器
４の発振周波数を制御する。
従つて、電圧制御発振器４よりの出力信号の周
波数0と、前記水晶発振器１よりの出力信号の周
波数aと分周器５の分周比Ｎとの間には0＝Ｎ・
aなる関係が成立し、分周比Ｎを変えることによ
り出力周波数0を可変することができる。
波数0と、前記水晶発振器１よりの出力信号の周
波数aと分周器５の分周比Ｎとの間には0＝Ｎ・
aなる関係が成立し、分周比Ｎを変えることによ
り出力周波数0を可変することができる。
この実施例では１ビツトごとの位相比較結果を
アツプダウンカウンタ７でカウントし、その結果
を第１のＤ−Ａコンバータ８で直流電圧に変換す
る。この出力電圧と、分周比設定スイツチ６の設
定値を第２のＤ−Ａコンバータ１１で直流電圧に
変換した出力電圧とを加算した電圧により、電圧
制御発振器４の出力信号の発振周波数を制御する
ようにした。
アツプダウンカウンタ７でカウントし、その結果
を第１のＤ−Ａコンバータ８で直流電圧に変換す
る。この出力電圧と、分周比設定スイツチ６の設
定値を第２のＤ−Ａコンバータ１１で直流電圧に
変換した出力電圧とを加算した電圧により、電圧
制御発振器４の出力信号の発振周波数を制御する
ようにした。
従つて出力信号の可変範囲を大きくとつても、
位相比較結果に対するＤ−Ａコンバータ出力の電
圧変化量を小さくすることが可能となり、高周波
成分の少ない発振周波数制御電圧を得ることがで
き、また位相比較信号の純度に関係なく安定した
出力信号を得ることができる。
位相比較結果に対するＤ−Ａコンバータ出力の電
圧変化量を小さくすることが可能となり、高周波
成分の少ない発振周波数制御電圧を得ることがで
き、また位相比較信号の純度に関係なく安定した
出力信号を得ることができる。
また、出力信号の純度が位相比較信号の純度に
関係がないので、分周器の分周比を大きくするこ
とができ、出力周波数の有効桁数が大きくなつて
も純度の高い安定した任意の周波数を発生するこ
とができる。
関係がないので、分周器の分周比を大きくするこ
とができ、出力周波数の有効桁数が大きくなつて
も純度の高い安定した任意の周波数を発生するこ
とができる。
（考案の効果）
本考案によると、高周波成分の少ない発振周波
数制御電圧が得られ、位相比較信号の純度に関係
なく発振周波数に揺らぎ、位相跳躍のない純度の
高い安定した出力信号が得られる効果がある。
数制御電圧が得られ、位相比較信号の純度に関係
なく発振周波数に揺らぎ、位相跳躍のない純度の
高い安定した出力信号が得られる効果がある。
第１図は従来の周波数シンセサイザを示すブロ
ツク図、第２図は本考案の一実施例を示すブロツ
ク図、第３図は本考案の一実施例のシミユレート
結果を示す図である。１……水晶発振器、２……
位相比較器、３……低域波器、４……電圧制御
発振器、５……分周器、６……スイツチ、７……
アツプダウンカウンタ、８……第１のＤ−Ａコン
バータ、９……電圧加算回路、１０……位相制御
回路、１１……第２のＤ−Ａコンバータ。
ツク図、第２図は本考案の一実施例を示すブロツ
ク図、第３図は本考案の一実施例のシミユレート
結果を示す図である。１……水晶発振器、２……
位相比較器、３……低域波器、４……電圧制御
発振器、５……分周器、６……スイツチ、７……
アツプダウンカウンタ、８……第１のＤ−Ａコン
バータ、９……電圧加算回路、１０……位相制御
回路、１１……第２のＤ−Ａコンバータ。
Claims (1)
- 基準信号と第２の帰還信号との位相比較を行う
位相比較回路と、前記第２の帰還信号の位相が前
記基準信号に対して進んでいるかあるいは遅れて
いるかのみを示す該位相比較回路から出力される
比較信号によつて第１の帰還信号の位相を制御す
る位相制御回路と、該位相制御回路からの出力信
号を分周し前記第２の帰還信号として出力する分
周回路と、該分周回路の分周比を任意に設定する
スイツチと、前記位相比較回路から出力される前
記比較信号が進んでいることを示す場合には１カ
ウントアツプし前記比較信号が遅れていることを
示す場合には１カウントダウンするアツプダウン
カウンタと、該アツプダウンカウンタから出力さ
れるカウント値を直流電圧に変換する第１のデイ
ジタル−アナログコンバータと、前記スイツチの
設定信号を直流電圧に変換し設定周波数に対応し
た電圧を出力する第２のデイジタル−アナログコ
ンバータと、該第２のデイジタル−アナログコン
バータの出力電圧と前記第１のデイジタル−アナ
ログコンバータの出力電圧とを加算する電圧加算
回路と、該電圧加算回路から出力される電圧によ
り出力信号の発振周波数が制御され前記第１の帰
還信号を出力信号として発生する電圧制御発振回
路とを含むことを特徴とする周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242284U JPS60144331U (ja) | 1984-03-07 | 1984-03-07 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242284U JPS60144331U (ja) | 1984-03-07 | 1984-03-07 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144331U JPS60144331U (ja) | 1985-09-25 |
| JPH0336114Y2 true JPH0336114Y2 (ja) | 1991-07-31 |
Family
ID=30533921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242284U Granted JPS60144331U (ja) | 1984-03-07 | 1984-03-07 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144331U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518860B2 (ja) * | 1987-08-31 | 1996-07-31 | 富士通株式会社 | 位相同期回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012272A (ja) * | 1973-06-01 | 1975-02-07 | ||
| JPS5632807B2 (ja) * | 1974-06-03 | 1981-07-30 | ||
| JPS5826859B2 (ja) * | 1977-06-22 | 1983-06-06 | 富士通株式会社 | 位相同期方式 |
| JPS57174939A (en) * | 1981-04-21 | 1982-10-27 | Fujitsu Ltd | Phase locked loop circuit |
-
1984
- 1984-03-07 JP JP3242284U patent/JPS60144331U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144331U (ja) | 1985-09-25 |
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