JPH03173171A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03173171A JPH03173171A JP1313865A JP31386589A JPH03173171A JP H03173171 A JPH03173171 A JP H03173171A JP 1313865 A JP1313865 A JP 1313865A JP 31386589 A JP31386589 A JP 31386589A JP H03173171 A JPH03173171 A JP H03173171A
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- Japan
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- impurity diffusion
- layer
- type
- diffusion layer
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に係り、特には、同一チ
ップ上にバイポーラ素子とＭＯＳ素子とを組み合わせ形
成して共存させたＢ １−ＭＯ３（バイモス）ＩＣとい
われる半導体集積回路装置の構造に関する。
ップ上にバイポーラ素子とＭＯＳ素子とを組み合わせ形
成して共存させたＢ １−ＭＯ３（バイモス）ＩＣとい
われる半導体集積回路装置の構造に関する。
近年、微細加工技術の大幅な向上に伴ってバイポーラ素
子及びＭＯＳ素子の製造法における差異が少なくなって
きたことから、同一チップ上にバイポーラ素子とＭＯＳ
素子とを組み合わせ形成することが可能となり、これら
の素子を共存させてなる半導体集積回路装置、いわゆる
バイモスＩＣが開発され始めている。そして、このよう
なバイモスＩＣの一例としては、第２図で示すように、
同一チップ上にバイポーラ素子とＣ−ＭＯ３（相補形Ｍ
Ｏ３）素子とを共存させた断面構造のものがある。
子及びＭＯＳ素子の製造法における差異が少なくなって
きたことから、同一チップ上にバイポーラ素子とＭＯＳ
素子とを組み合わせ形成することが可能となり、これら
の素子を共存させてなる半導体集積回路装置、いわゆる
バイモスＩＣが開発され始めている。そして、このよう
なバイモスＩＣの一例としては、第２図で示すように、
同一チップ上にバイポーラ素子とＣ−ＭＯ３（相補形Ｍ
Ｏ３）素子とを共存させた断面構造のものがある。
第２図における符号Ｂはバイポーラ素子、ＭはＣ−ＭＯ
Ｓ （相補形ＭＯ３）素子を示しており、これらの画素
子Ｂ、Ｍは、ｐ−型とされた半導体基板１上に形成され
ている。そして、バイポーラ素子Ｂは、ｎ゛型の埋込層
２ａ及びコレクタウオール層２ｂと、埋込層２ａ上に形
成されたｎ−型のエピタキシャル層３と、このエピタキ
シャル層３内に形成された真性ベースとなるｐ゛型の不
純物拡散層４ａと、外部ベースとなるｐ°型の不純物拡
散層４ｂと、不純物拡散１１４ａ内に形成されたｎ゛型
のエミツタ層５とから構成されている。
Ｓ （相補形ＭＯ３）素子を示しており、これらの画素
子Ｂ、Ｍは、ｐ−型とされた半導体基板１上に形成され
ている。そして、バイポーラ素子Ｂは、ｎ゛型の埋込層
２ａ及びコレクタウオール層２ｂと、埋込層２ａ上に形
成されたｎ−型のエピタキシャル層３と、このエピタキ
シャル層３内に形成された真性ベースとなるｐ゛型の不
純物拡散層４ａと、外部ベースとなるｐ°型の不純物拡
散層４ｂと、不純物拡散１１４ａ内に形成されたｎ゛型
のエミツタ層５とから構成されている。
また、バイポーラ素子ＢとＣ−ＭＯ３素子素子の間には
、素子分離用としてのｐ型の不純物拡散層６ａ、６ｂと
、チャネルカット用としてのｐ゛型の不純物拡散層７と
が形成されている。
、素子分離用としてのｐ型の不純物拡散層６ａ、６ｂと
、チャネルカット用としてのｐ゛型の不純物拡散層７と
が形成されている。
さらに、Ｃ−ＭＯ３素子素子、ｎ型とされたウェル層８
と、ｐ型とされたウェル層９と、ｐ゛型のソースとなる
不純物拡散層１０ａ及びドレインとなる不純物拡散層１
０ｂと、ｎ゛型のソースとなる不純物拡散層１１ａ及び
ドレインとなる不純物拡散層１１ｂと、ゲート酸化膜１
２と、このゲート酸化膜１２を覆うポリシリコンゲート
１３とによって構成されている。なお、この図における
符号１４．１５は絶縁酸化膜、１６はシリサイド膜であ
り、１７はアルミニウム（Ａ１）からなる電極である。
と、ｐ型とされたウェル層９と、ｐ゛型のソースとなる
不純物拡散層１０ａ及びドレインとなる不純物拡散層１
０ｂと、ｎ゛型のソースとなる不純物拡散層１１ａ及び
ドレインとなる不純物拡散層１１ｂと、ゲート酸化膜１
２と、このゲート酸化膜１２を覆うポリシリコンゲート
１３とによって構成されている。なお、この図における
符号１４．１５は絶縁酸化膜、１６はシリサイド膜であ
り、１７はアルミニウム（Ａ１）からなる電極である。
つぎに、このバイモスＩＣの製造法について説明する。
まず、半導体基板１に埋込層２ａ及び素子分離用の不純
物拡散層６ａを形成し、エピタキシャル層３を成長させ
たのち、ｎ型のウェル層８を形成する。そして、ｐ型と
された素子分離用の不純物拡散Ｍ６ｂ及びウェル層９を
同時に形成し、がっ、ボロン（Ｂ）を注入してチャネル
カット用の不純物拡散層７を形成したのち、フィールド
酸化を行うことによって絶縁酸化膜１４を形成する。
物拡散層６ａを形成し、エピタキシャル層３を成長させ
たのち、ｎ型のウェル層８を形成する。そして、ｐ型と
された素子分離用の不純物拡散Ｍ６ｂ及びウェル層９を
同時に形成し、がっ、ボロン（Ｂ）を注入してチャネル
カット用の不純物拡散層７を形成したのち、フィールド
酸化を行うことによって絶縁酸化膜１４を形成する。
さらに、絶縁酸化膜１４をパターニングし、バイポーラ
素子Ｂを構成するコレクタウオール層２ｂ及び真性ベー
スとなる不純物拡散層４ａを形成したのち、ポリシリコ
ン膜を堆積させる。引き続き、このポリシリコン膜をバ
ターニングしてポリシリコンゲート１３を形成したのち
、ｐ°型のソース及びドレインとなる不純物拡散層１０
３．１０ｂと、バイポーラ素子Ｂのｐ゛型とされた不純
物拡散層４ｂとを形成する。そののち、ｎ゛型のソース
及びドレインとなる不純物拡散層１１ａ１１ｂと、バイ
ポーラ素子Ｂのｎ９型とされたエミツタ層５を形成した
うえ、シリサイド膜１６及び電極１７をそれぞれ形成す
る。
素子Ｂを構成するコレクタウオール層２ｂ及び真性ベー
スとなる不純物拡散層４ａを形成したのち、ポリシリコ
ン膜を堆積させる。引き続き、このポリシリコン膜をバ
ターニングしてポリシリコンゲート１３を形成したのち
、ｐ°型のソース及びドレインとなる不純物拡散層１０
３．１０ｂと、バイポーラ素子Ｂのｐ゛型とされた不純
物拡散層４ｂとを形成する。そののち、ｎ゛型のソース
及びドレインとなる不純物拡散層１１ａ１１ｂと、バイ
ポーラ素子Ｂのｎ９型とされたエミツタ層５を形成した
うえ、シリサイド膜１６及び電極１７をそれぞれ形成す
る。
ところで、前記従来構造のバイモスＩＣにおいては、そ
のバイポーラ素子Ｂのベース−コレクタ間における接合
容量が大きくなるとともに、そのＣ−ＭＯ８Ｏ８素子槽
成するソース−ドレイン間の接合容量が大きく、かつ、
放熱によって回路故障が起こるラッチアップといわれる
現象に対する特性、すなわち、耐ラツチアツプ性が弱く
なるというような種々の不都合が生じることになってい
た。
のバイポーラ素子Ｂのベース−コレクタ間における接合
容量が大きくなるとともに、そのＣ−ＭＯ８Ｏ８素子槽
成するソース−ドレイン間の接合容量が大きく、かつ、
放熱によって回路故障が起こるラッチアップといわれる
現象に対する特性、すなわち、耐ラツチアツプ性が弱く
なるというような種々の不都合が生じることになってい
た。
本発明は、このような不都合を解消すべく創案されたも
のであり、バイポーラ素子及びＣ−ＭＯ８素子における
接合容量を低減し、かつ、ＭＯ３素子の耐ランチアップ
性の向上することによって高性能化及び高速化を図るこ
とができる半導体集積回路装置を提供することを目的と
している。
のであり、バイポーラ素子及びＣ−ＭＯ８素子における
接合容量を低減し、かつ、ＭＯ３素子の耐ランチアップ
性の向上することによって高性能化及び高速化を図るこ
とができる半導体集積回路装置を提供することを目的と
している。
本発明は、このような目的を達成するために、同一チッ
プ上にバイポーラ素子とＭＯ３素子とを共存させてなる
半導体集積回路装置において、前記バイポーラ素子の外
部ベースとなる不純物拡散層と、前記ＭＯ３素子のソー
ス及びドレインとなる不純物拡散層との直下位置に、絶
縁酸化層をそれぞれ形成したことを特徴とするものであ
る。
プ上にバイポーラ素子とＭＯ３素子とを共存させてなる
半導体集積回路装置において、前記バイポーラ素子の外
部ベースとなる不純物拡散層と、前記ＭＯ３素子のソー
ス及びドレインとなる不純物拡散層との直下位置に、絶
縁酸化層をそれぞれ形成したことを特徴とするものであ
る。
上記構成によれば、バイポーラ素子及びＭＯ５素子それ
ぞれにおけるｐ型の不純物拡散層とｎ型の不純物拡散層
との間、すなわち、バイポーラ素子の外部ベースとなる
不純物拡散層とエピタキシャル層との間及びＭＯ３素子
のソース・ドレインとなる不純物拡散層とウェル層との
間それぞれに絶縁酸化層を形成しているので、バイポー
ラ素子及びＭＯ５素子における接合容量の低減が図れる
ことになる。なお、このことは、素子分離を行うに際し
、ｐｎ分離よりもＬＯＧＯ３分離を採用することによっ
て素子間の接合容量を低減できるのと同様の理由に基づ
くものである。
ぞれにおけるｐ型の不純物拡散層とｎ型の不純物拡散層
との間、すなわち、バイポーラ素子の外部ベースとなる
不純物拡散層とエピタキシャル層との間及びＭＯ３素子
のソース・ドレインとなる不純物拡散層とウェル層との
間それぞれに絶縁酸化層を形成しているので、バイポー
ラ素子及びＭＯ５素子における接合容量の低減が図れる
ことになる。なお、このことは、素子分離を行うに際し
、ｐｎ分離よりもＬＯＧＯ３分離を採用することによっ
て素子間の接合容量を低減できるのと同様の理由に基づ
くものである。
さらにまた、ＭＯ３素子においては、この絶縁酸化層の
形成によってラッチアップの発生を抑制することが可能
となり、その耐ラッチアンプ性の向上が図れる。
形成によってラッチアップの発生を抑制することが可能
となり、その耐ラッチアンプ性の向上が図れる。
〔実施例］
以下、この発明の実施例を図面に基づいて説明する。
第１凹は、本発明に係る半導体集積回路装置としてのバ
イモスＩＣを示す断面構造図である。なお、このバイモ
スＩＣの全体構造については前述した従来例と基本的に
異ならないので、第１図において第２図と互いに同一も
しくは相当する部分には同一符号を付している。
イモスＩＣを示す断面構造図である。なお、このバイモ
スＩＣの全体構造については前述した従来例と基本的に
異ならないので、第１図において第２図と互いに同一も
しくは相当する部分には同一符号を付している。
本実施例に係るバイモスＩＣは、ｐ−型とされた半導体
基板１上に形成されたバイポーラ素子ＢとＣ−ＭＯ３素
子素子からなっており、これらの画素子Ｂ、Ｍ間には、
素子分離用としてのｐ型の不純物拡散層５ａ、５ｂと、
チャネルカット用としてのｐ゛型の不純物拡散層７とが
形成されている。そして、このバイポーラ素子Ｂは、ｎ
′″型とされた埋込層２ａ及びコレクタウオール層２ｂ
と、ｎ−型のエピタキシャル層３と、真性ベースとなる
ｐ゛型の不純物拡散層４ａと、外部ベースとなるｐ°型
の不純物拡散層４ｂと、ｎ０型のエミツタ層５とによっ
て構成されている。
基板１上に形成されたバイポーラ素子ＢとＣ−ＭＯ３素
子素子からなっており、これらの画素子Ｂ、Ｍ間には、
素子分離用としてのｐ型の不純物拡散層５ａ、５ｂと、
チャネルカット用としてのｐ゛型の不純物拡散層７とが
形成されている。そして、このバイポーラ素子Ｂは、ｎ
′″型とされた埋込層２ａ及びコレクタウオール層２ｂ
と、ｎ−型のエピタキシャル層３と、真性ベースとなる
ｐ゛型の不純物拡散層４ａと、外部ベースとなるｐ°型
の不純物拡散層４ｂと、ｎ０型のエミツタ層５とによっ
て構成されている。
また、このバイポーラ素子Ｂのコレクタ及びエミッタそ
れぞれのコンタクトホールには、パターニングされたポ
リシリコン部２０が形成されている。さらにまた、その
真性ベース及び外部ベースとなるｐ゛型の不純物拡散層
４ａ、４ｂの直下位置、すなわち、これらの不純物拡散
層４ａ、４ｂとｎ−型のエピタキシャル層３との間それ
ぞれには、ポリシリコン部２０をマスクとする高エネル
ギ酸素注入法によって形成された絶縁酸化層２１が設け
られている。なお、真性ベースとなる不純物拡散層４ａ
の直下位置に形成された絶縁酸化層２１は、本発明の目
的からして必ずしも必要なものではない。
れぞれのコンタクトホールには、パターニングされたポ
リシリコン部２０が形成されている。さらにまた、その
真性ベース及び外部ベースとなるｐ゛型の不純物拡散層
４ａ、４ｂの直下位置、すなわち、これらの不純物拡散
層４ａ、４ｂとｎ−型のエピタキシャル層３との間それ
ぞれには、ポリシリコン部２０をマスクとする高エネル
ギ酸素注入法によって形成された絶縁酸化層２１が設け
られている。なお、真性ベースとなる不純物拡散層４ａ
の直下位置に形成された絶縁酸化層２１は、本発明の目
的からして必ずしも必要なものではない。
一方、Ｃ−ＭＯ３素子素子、ｎ型のウェル層８と、ｐ型
のウェル層９と、ｐ０型のソースとなる不純物拡散層１
０ａ及びドレインとなる不純物拡散層１０ｂと、ｎ°型
のソースとなる不純物拡散層ｔｔａ及びドレインとなる
不純物拡散層１１ｂと、ゲート酸化膜１２と、このゲー
ト酸化膜１２を覆うポリシリコン１３とによって構成さ
れている。そして、そのソース及びドレインとなる不純
物拡散層１０ａ、１０ｂ、ｌｌａ、ｌｌｂそれぞれの直
下位置、すなわち、ｐ゛型とされた不純物拡散層１０ａ
、１０ｂ、ｌ！：ｎ型のウェル層８との間及びｎ°型と
された不純物拡散層１１ａ、ｌｌｂとｐ型のウェル層９
との間には、バイポーラ素子Ｂの場合と同様の高エネル
ギ酸素注入法によって形成された絶縁酸化層２２が設け
られている。なお、この図における符号１４．１５は絶
縁酸化膜、１６はシリサイド膜であり、１７は電極であ
る。
のウェル層９と、ｐ０型のソースとなる不純物拡散層１
０ａ及びドレインとなる不純物拡散層１０ｂと、ｎ°型
のソースとなる不純物拡散層ｔｔａ及びドレインとなる
不純物拡散層１１ｂと、ゲート酸化膜１２と、このゲー
ト酸化膜１２を覆うポリシリコン１３とによって構成さ
れている。そして、そのソース及びドレインとなる不純
物拡散層１０ａ、１０ｂ、ｌｌａ、ｌｌｂそれぞれの直
下位置、すなわち、ｐ゛型とされた不純物拡散層１０ａ
、１０ｂ、ｌ！：ｎ型のウェル層８との間及びｎ°型と
された不純物拡散層１１ａ、ｌｌｂとｐ型のウェル層９
との間には、バイポーラ素子Ｂの場合と同様の高エネル
ギ酸素注入法によって形成された絶縁酸化層２２が設け
られている。なお、この図における符号１４．１５は絶
縁酸化膜、１６はシリサイド膜であり、１７は電極であ
る。
つぎに、本実施例に係るバイモスＩＣの製造法について
説明する。
説明する。
まず、半導体基板１に埋込層２ａ及び素子分離用の不純
物拡散層６ａを形成し、エピタキシャル層３を成長させ
たのち、ｎ型のウェル層８を形成する。そして、ｐ型と
された素子分離用の不純物拡散層６ｂ及びウェル層９を
同時に形成したのち、チャネルカット用の不純物拡散層
７を形成し、かつ、フィールド酸化を行うことによって
絶縁酸化膜１４を形成する。
物拡散層６ａを形成し、エピタキシャル層３を成長させ
たのち、ｎ型のウェル層８を形成する。そして、ｐ型と
された素子分離用の不純物拡散層６ｂ及びウェル層９を
同時に形成したのち、チャネルカット用の不純物拡散層
７を形成し、かつ、フィールド酸化を行うことによって
絶縁酸化膜１４を形成する。
さらに、絶縁酸化膜１４をパターニングし、バイポーラ
素子Ｂを構成するコレクタウオール層２ｂ及び真性ベー
スとなる不純物拡散層４ａを形成したうえ、半導体基板
１の表面上にポリシリコン膜を堆積させる。引き続き、
このポリシリコン膜をパターニングすることにより、バ
イポーラ素子Ｂのポリシリコン部２０と、Ｃ−ＭＯＳ素
子Ｍのゲート酸化膜１２を覆うポリシリコンゲート１３
とを形成する。そして、これらのポリシリコン部２０及
びポリシリコンゲート１３をマスクとする高エネルギ酸
素注入を行うことにより、バイポーラ素子Ｂの真性ベー
ス及び外部ベースとなるｐ゛型の不純物拡散層４ａ、４
ｂ及びＣ−ＭＯ３素子素子ソース及びドレインとなる不
純物拡散層１０ａ、ｌｏｂ、ｌｌａ、ｌｌｂの直下位置
に、絶縁酸化層２１．２２をそれぞれ形成する。つぎに
、ｐ°型のソース及びドレインとなる不純物拡散層１０
ａ、Ｊｏｂと、バイポーラ素子Ｂのｐ゛型とされた不純
物拡散層４ｂとを形成する。そののち、ｎ゛型のソース
及びドレインとなる不純物拡散層１１ａ、ｌｌｂと、バ
イポーラ素子Ｂ Ｏ） ｎ ”型とされたエミツタ層５
を形成したうえ、シリサイド膜１６及び電極１７をそれ
ぞれ形成する。
素子Ｂを構成するコレクタウオール層２ｂ及び真性ベー
スとなる不純物拡散層４ａを形成したうえ、半導体基板
１の表面上にポリシリコン膜を堆積させる。引き続き、
このポリシリコン膜をパターニングすることにより、バ
イポーラ素子Ｂのポリシリコン部２０と、Ｃ−ＭＯＳ素
子Ｍのゲート酸化膜１２を覆うポリシリコンゲート１３
とを形成する。そして、これらのポリシリコン部２０及
びポリシリコンゲート１３をマスクとする高エネルギ酸
素注入を行うことにより、バイポーラ素子Ｂの真性ベー
ス及び外部ベースとなるｐ゛型の不純物拡散層４ａ、４
ｂ及びＣ−ＭＯ３素子素子ソース及びドレインとなる不
純物拡散層１０ａ、ｌｏｂ、ｌｌａ、ｌｌｂの直下位置
に、絶縁酸化層２１．２２をそれぞれ形成する。つぎに
、ｐ°型のソース及びドレインとなる不純物拡散層１０
ａ、Ｊｏｂと、バイポーラ素子Ｂのｐ゛型とされた不純
物拡散層４ｂとを形成する。そののち、ｎ゛型のソース
及びドレインとなる不純物拡散層１１ａ、ｌｌｂと、バ
イポーラ素子Ｂ Ｏ） ｎ ”型とされたエミツタ層５
を形成したうえ、シリサイド膜１６及び電極１７をそれ
ぞれ形成する。
なお、以上の説明においては、本発明に係る半導体集積
回路装置が同一チップ上にバイポーラ素子とＭＯ３素子
とを共存させてなるバイモスＩＣであるものとしている
が、これに限定されるものではないことはいうまでもな
い。
回路装置が同一チップ上にバイポーラ素子とＭＯ３素子
とを共存させてなるバイモスＩＣであるものとしている
が、これに限定されるものではないことはいうまでもな
い。
以上説明したように、この発明に係る半導体集積回路装
置によれば、バイポーラ素子の外部へ一スとなる不純物
拡散層と、ＭＯ３素子のソース及びドレインとなる不純
物拡散層との直下位置に、絶縁酸化層をそれぞれ形成し
ているので、この絶縁酸化層によってバイポーラ素子及
びＭＯ３素子における接合容量の低減を図るとともに、
ＭＯ３素子における耐ラフチアツブ性の向上を図ること
が可能となる。その結果、半導体集積回路装置の高性能
化及び高速化を図ることができるという優れた効果が得
られる。
置によれば、バイポーラ素子の外部へ一スとなる不純物
拡散層と、ＭＯ３素子のソース及びドレインとなる不純
物拡散層との直下位置に、絶縁酸化層をそれぞれ形成し
ているので、この絶縁酸化層によってバイポーラ素子及
びＭＯ３素子における接合容量の低減を図るとともに、
ＭＯ３素子における耐ラフチアツブ性の向上を図ること
が可能となる。その結果、半導体集積回路装置の高性能
化及び高速化を図ることができるという優れた効果が得
られる。
第１図は本発明に係る半導体集積回路装置としてのバイ
モスＩＣの断面構造図であり、第２図はその従来例を示
す断面構造図である。 図における符号Ｂはバイポーラ素子、ＭはＣ−ＭＯ３素
子（ＭＯ３素子）、４ｂは外部ベースとなる不純物拡散
層、１０ａ、Ｉｌａはソースとなる不純物拡散層、ｌＯ
ｂ、ｌｌｂはドレインとなる不純物拡散層、２１．２２
は絶縁酸化層である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
モスＩＣの断面構造図であり、第２図はその従来例を示
す断面構造図である。 図における符号Ｂはバイポーラ素子、ＭはＣ−ＭＯ３素
子（ＭＯ３素子）、４ｂは外部ベースとなる不純物拡散
層、１０ａ、Ｉｌａはソースとなる不純物拡散層、ｌＯ
ｂ、ｌｌｂはドレインとなる不純物拡散層、２１．２２
は絶縁酸化層である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
Claims (1)
- （１）同一チップ上にバイポーラ素子とＭＯＳ素子とを
共存させてなる半導体集積回路装置において、前記バイ
ポーラ素子の外部ベースとなる不純物拡散層と、前記Ｍ
ＯＳ素子のソース及びドレインとなる不純物拡散層との
直下位置に、絶縁酸化層をそれぞれ形成したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313865A JPH03173171A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313865A JPH03173171A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173171A true JPH03173171A (ja) | 1991-07-26 |
Family
ID=18046436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313865A Pending JPH03173171A (ja) | 1989-11-30 | 1989-11-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027628A1 (en) * | 1996-01-24 | 1997-07-31 | Advanced Micro Devices, Inc. | Semiconductor device with self-aligned insulator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099482A (ja) * | 1973-12-28 | 1975-08-07 | ||
| JPS61296767A (ja) * | 1985-06-26 | 1986-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-11-30 JP JP1313865A patent/JPH03173171A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099482A (ja) * | 1973-12-28 | 1975-08-07 | ||
| JPS61296767A (ja) * | 1985-06-26 | 1986-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027628A1 (en) * | 1996-01-24 | 1997-07-31 | Advanced Micro Devices, Inc. | Semiconductor device with self-aligned insulator |
| US5712173A (en) * | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
| US5955767A (en) * | 1996-01-24 | 1999-09-21 | Advanced Micro Devices, Inc. | Semiconductor device with self-aligned insulator |
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