JPS6037623B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6037623B2 JPS6037623B2 JP55188802A JP18880280A JPS6037623B2 JP S6037623 B2 JPS6037623 B2 JP S6037623B2 JP 55188802 A JP55188802 A JP 55188802A JP 18880280 A JP18880280 A JP 18880280A JP S6037623 B2 JPS6037623 B2 JP S6037623B2
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- JP
- Japan
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- region
- epitaxial layer
- memory
- conductivity type
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置、特にダイナミックＭＯＳメ
モリ装置に関するものである。
モリ装置に関するものである。
従来のダイナミックＭＯＳメモリ装置は、一般に１個の
メモリキヤパシタと１個のＭＯＳトランジスタとによっ
て構成されており、メモリキャパシタでの電荷の有無に
よりメモリ作用を行なわせると共に、このメモリキャパ
シタへの電荷の出入りをＭＯＳトランジスタにより制御
させるようにしている。
メモリキヤパシタと１個のＭＯＳトランジスタとによっ
て構成されており、メモリキャパシタでの電荷の有無に
よりメモリ作用を行なわせると共に、このメモリキャパ
シタへの電荷の出入りをＭＯＳトランジスタにより制御
させるようにしている。
すなわち、このような回路構成のダイナミックＭＯＳメ
モリ装置の典型的な断面構造を第１図に示してある。
モリ装置の典型的な断面構造を第１図に示してある。
この第１図において、１はＰ形シリコン半導体基板、２
は素子間分離のための酸化膜、３は基板１の主面に選択
的に形成されたＮ＋拡散領領域、４および５は同主面上
にゲート絶縁膜６を介して形成された第１および第２ポ
リシリコン膜、７および８は取出し用のアルミ電極であ
る。従ってこの従来構成のメモリセルの場合は、同一基
板表面に平行してメモリキャパシタとＭＯＳトランジス
タとを並置してあることから、集積密度を高めるために
これらのメモリキャパシタおよびＭＯＳトランジスタを
縮小すると、メモリキャパシタでは容量の低下に伴なう
ソフトエラーの発生を招き、またＭＯＳトランジスタは
ショートチャネル効果によるＶｔｈの急激な変化、およ
びホットエレクトロン効果によるＶｔｈの変動などの諸
問題があって、このパターン縮小化に限界があつた。
は素子間分離のための酸化膜、３は基板１の主面に選択
的に形成されたＮ＋拡散領領域、４および５は同主面上
にゲート絶縁膜６を介して形成された第１および第２ポ
リシリコン膜、７および８は取出し用のアルミ電極であ
る。従ってこの従来構成のメモリセルの場合は、同一基
板表面に平行してメモリキャパシタとＭＯＳトランジス
タとを並置してあることから、集積密度を高めるために
これらのメモリキャパシタおよびＭＯＳトランジスタを
縮小すると、メモリキャパシタでは容量の低下に伴なう
ソフトエラーの発生を招き、またＭＯＳトランジスタは
ショートチャネル効果によるＶｔｈの急激な変化、およ
びホットエレクトロン効果によるＶｔｈの変動などの諸
問題があって、このパターン縮小化に限界があつた。
この発明は従来のこのような欠点に鑑み、メモリキヤパ
シタの上部にＭＯＳトランジスタを立体的配置させるこ
とによって、同一基板面へのメモリセルの高集積化を可
能にしたものである。
シタの上部にＭＯＳトランジスタを立体的配置させるこ
とによって、同一基板面へのメモリセルの高集積化を可
能にしたものである。
以下、この発明装置の一実施例につき、第‐２図ａない
しｄ、および第３図を参照して詳細に説明する。第２図
ａないしｄはこの実施例装置の製造工程を順次に示して
いる。
しｄ、および第３図を参照して詳細に説明する。第２図
ａないしｄはこの実施例装置の製造工程を順次に示して
いる。
まずＰ形シリコン半導体基板１１上に分離酸化物１２を
形成させ、かつ同基板１１面に酸化膜もしくはレジスト
をマスクにして、イオン注入法、不純物拡散法などによ
りＮ形活性領域１３を選択的に形成する（同図ａ）。つ
いで前記基板１ １面にはゲート酸化膜１４を形成し、
かつ前記Ｎ形活性領域１３の部分の酸化膜１４を選択的
にエッチング除去した上で、全面にＮ形層をェピタキシ
ャル成長させることにより活性領域１３にはＮ形ェピタ
キシャル層１５、酸化膜１２，１４上にはポリシリコン
層１６が形成される（同図ｂ）。続いてこれらの全面に
白金を蒸着し、かっこの白金層をェピタキシヤル層１５
の部分だけ選択的にエッチング除去した上で、これを適
当な温度で熱処理することにより、前記ポリシリコン層
１６をＰｔＳｉ２化して、ェピタキシャル層１５に対し
ショットキバリャを形成させ、ついでポリシリコン層１
６を整形したのち、全面にＣＶＤ法などで酸化膜１７を
形成させ、この酸化膜１７についてもヱピタキシャル層
１５の部分を選択的にエッチング除去し、かつこれらの
上に低温でＮ形ポリシリコン層１８を成長させる（同図
ｃ）。
形成させ、かつ同基板１１面に酸化膜もしくはレジスト
をマスクにして、イオン注入法、不純物拡散法などによ
りＮ形活性領域１３を選択的に形成する（同図ａ）。つ
いで前記基板１ １面にはゲート酸化膜１４を形成し、
かつ前記Ｎ形活性領域１３の部分の酸化膜１４を選択的
にエッチング除去した上で、全面にＮ形層をェピタキシ
ャル成長させることにより活性領域１３にはＮ形ェピタ
キシャル層１５、酸化膜１２，１４上にはポリシリコン
層１６が形成される（同図ｂ）。続いてこれらの全面に
白金を蒸着し、かっこの白金層をェピタキシヤル層１５
の部分だけ選択的にエッチング除去した上で、これを適
当な温度で熱処理することにより、前記ポリシリコン層
１６をＰｔＳｉ２化して、ェピタキシャル層１５に対し
ショットキバリャを形成させ、ついでポリシリコン層１
６を整形したのち、全面にＣＶＤ法などで酸化膜１７を
形成させ、この酸化膜１７についてもヱピタキシャル層
１５の部分を選択的にエッチング除去し、かつこれらの
上に低温でＮ形ポリシリコン層１８を成長させる（同図
ｃ）。
そしてさらにェピタキシャル層１５上のポリシリコン層
１８のみを選択的に残して他の部分を除去し、その後さ
らに酸化膜を形成してから、これらの酸化膜１７に電極
引出しのための開口を選択的に窓あげする（同図ｄ）。
最後にこれらの窓あげ閉口部にアルミ電極１９，２０を
形成して第３図に示す実施例装置を得ることができる。
またこ）で前記ェピタキシャル層１５については、その
横中の大きさと濃度とを適当に定める必要がある。
１８のみを選択的に残して他の部分を除去し、その後さ
らに酸化膜を形成してから、これらの酸化膜１７に電極
引出しのための開口を選択的に窓あげする（同図ｄ）。
最後にこれらの窓あげ閉口部にアルミ電極１９，２０を
形成して第３図に示す実施例装置を得ることができる。
またこ）で前記ェピタキシャル層１５については、その
横中の大きさと濃度とを適当に定める必要がある。
すなわち、電極となるポリシリコン層１６によりチャネ
ル部を制御するのには、ェピタキシヤル層１５の中を充
分に小さく、かつその濃度を充分に低くするのがよい。
またこのェピタキシャル層１５の濃度およびゲート電圧
を適当に選択すれば、ＭＯＳトランジスタはノーマリ・
オン、ノーマリ・オフいずれの型も可能となる。さらに
ェピタキシャル層１５に対するショットキバリアは必ず
しも全局に亘る必要はなく、一部のみであっても差支え
ない。従って前記のようにして得た実施例装置の場合、
メモリキャパシ外ま従来と同様に形成されるが、ＭＯＳ
トランジスタはメモリキヤパシタ上に基板と垂直に形成
されることになって、平面パターンの微細化に関係なく
そのチャネル長を自由に設定でき、ショートチャネル効
果によるＶｔｈの変動を避け得るものである。
ル部を制御するのには、ェピタキシヤル層１５の中を充
分に小さく、かつその濃度を充分に低くするのがよい。
またこのェピタキシャル層１５の濃度およびゲート電圧
を適当に選択すれば、ＭＯＳトランジスタはノーマリ・
オン、ノーマリ・オフいずれの型も可能となる。さらに
ェピタキシャル層１５に対するショットキバリアは必ず
しも全局に亘る必要はなく、一部のみであっても差支え
ない。従って前記のようにして得た実施例装置の場合、
メモリキャパシ外ま従来と同様に形成されるが、ＭＯＳ
トランジスタはメモリキヤパシタ上に基板と垂直に形成
されることになって、平面パターンの微細化に関係なく
そのチャネル長を自由に設定でき、ショートチャネル効
果によるＶｔｈの変動を避け得るものである。
なおこの発明は前記実施例に限られるものではなく、種
々の変形が可能である。
々の変形が可能である。
すなわち、例えばＮ形ポリシリコン層１８はＮ形シリコ
ン層であってもよい。つまりェピタキシャル層１５の上
にさらにェピタキシャル層を形成させ、異万性シリコン
エッチングをしたのちにゲート電極を形成しても差支え
ない。またゲート電極はＰＢｉ２以外であってもよく、
さらにＮチャネルＭＯＳについて述べたがＰチャネルＭ
ＯＳでも同様に可能である。以上詳述したようにこの発
明によれば、メモリキャパシタ上にＭＯＳトランジスタ
を立体的に構成したから、縮小化によるＭＯＳトランジ
スタの不安定さを解消でき、装置パターンの高集積化に
寄与し得る特長がある。
ン層であってもよい。つまりェピタキシャル層１５の上
にさらにェピタキシャル層を形成させ、異万性シリコン
エッチングをしたのちにゲート電極を形成しても差支え
ない。またゲート電極はＰＢｉ２以外であってもよく、
さらにＮチャネルＭＯＳについて述べたがＰチャネルＭ
ＯＳでも同様に可能である。以上詳述したようにこの発
明によれば、メモリキャパシタ上にＭＯＳトランジスタ
を立体的に構成したから、縮小化によるＭＯＳトランジ
スタの不安定さを解消でき、装置パターンの高集積化に
寄与し得る特長がある。
第１図は従来例によるダイナミックＭＯＳメモリ装置を
示す断面構成図、第２図ａないしｄおよび第３図はこの
発明の一実施例を適用したダイナミックＭＯＳメモリ装
置の製造工程および全体の概要を示す断面構成図である
。 １１・…・・半導体基板、１２・・・・・・分離酸化膜
、１３・・…・活性領域、１４・・…・ゲート酸化膜、
一１５・・・…ェピタキシヤル層、１６，１８……ポリ
シリコン層。 第１図 第２図 第３図
示す断面構成図、第２図ａないしｄおよび第３図はこの
発明の一実施例を適用したダイナミックＭＯＳメモリ装
置の製造工程および全体の概要を示す断面構成図である
。 １１・…・・半導体基板、１２・・・・・・分離酸化膜
、１３・・…・活性領域、１４・・…・ゲート酸化膜、
一１５・・・…ェピタキシヤル層、１６，１８……ポリ
シリコン層。 第１図 第２図 第３図
Claims (1)
- １ 第１導電形の半導体基板と、この基板の主面に選択
的に形成された第２導電形の第１の領域と、この第１の
領域上に選択的に形成された第２導電形の第２の領域と
、この第２の領域上に選択的に形成された第２導電形の
第３の領域と、前記第２の領域の周辺の少なくとも一部
に対してシヨツトキバリアを形成し設けられた電極とを
備え、前記半導体基板および第１の領域によつて形成さ
れるＰＮ接合の空乏層によりメモリキヤパシタを、また
前記第１ないし第３の領域およびシヨツトキ電極により
ＭＯＳトランジスタをそれぞれ構成したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188802A JPS6037623B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188802A JPS6037623B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109367A JPS57109367A (en) | 1982-07-07 |
| JPS6037623B2 true JPS6037623B2 (ja) | 1985-08-27 |
Family
ID=16230053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55188802A Expired JPS6037623B2 (ja) | 1980-12-25 | 1980-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037623B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US4890145A (en) * | 1984-08-31 | 1989-12-26 | Texas Instruments Incorporated | dRAM cell and array |
| US4824793A (en) * | 1984-09-27 | 1989-04-25 | Texas Instruments Incorporated | Method of making DRAM cell with trench capacitor |
| US4797373A (en) * | 1984-10-31 | 1989-01-10 | Texas Instruments Incorporated | Method of making dRAM cell with trench capacitor |
| US4713678A (en) * | 1984-12-07 | 1987-12-15 | Texas Instruments Incorporated | dRAM cell and method |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5506172A (en) * | 1994-08-29 | 1996-04-09 | Micron Technology, Inc. | Semiconductor processing method of forming an electrical interconnection between an outer layer and an inner layer |
-
1980
- 1980-12-25 JP JP55188802A patent/JPS6037623B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109367A (en) | 1982-07-07 |
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