JPH03173402A - チップバリスタ - Google Patents
チップバリスタInfo
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- JPH03173402A JPH03173402A JP1313904A JP31390489A JPH03173402A JP H03173402 A JPH03173402 A JP H03173402A JP 1313904 A JP1313904 A JP 1313904A JP 31390489 A JP31390489 A JP 31390489A JP H03173402 A JPH03173402 A JP H03173402A
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- Japan
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- sintered body
- chip varistor
- varistor
- films
- soldering
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- Pending
Links
- 239000011521 glass Substances 0.000 claims abstract description 21
- 239000000919 ceramic Substances 0.000 claims description 13
- 229910052797 bismuth Inorganic materials 0.000 claims 1
- 229910052745 lead Inorganic materials 0.000 claims 1
- 229910052725 zinc Inorganic materials 0.000 claims 1
- 238000007747 plating Methods 0.000 abstract description 18
- 238000005476 soldering Methods 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 12
- 230000004907 flux Effects 0.000 abstract description 10
- 229910000679 solder Inorganic materials 0.000 abstract description 9
- 239000002904 solvent Substances 0.000 abstract description 7
- 239000002253 acid Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 239000003513 alkali Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000002386 leaching Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 230000002411 adverse Effects 0.000 description 5
- 239000000460 chlorine Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 150000007513 acids Chemical class 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012153 distilled water Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 235000011962 puddings Nutrition 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電圧非直線性抵抗として機能するチップバリ
スタに関し、特に該チップバリスタをプリント基板上に
実装する際の半田くわれを防止でき、かつ半田付は時の
フラックスによる悪影響を回避してもれ電流を低減でき
るようにした構造に関する。
スタに関し、特に該チップバリスタをプリント基板上に
実装する際の半田くわれを防止でき、かつ半田付は時の
フラックスによる悪影響を回避してもれ電流を低減でき
るようにした構造に関する。
一般に、バリスタは、印加電圧に応じて抵抗値が非直線
的に変化する抵抗体素子であり、例えば電子回路に過電
圧が加わるのを防止するサージ吸収素子として使用され
ている。また、近年の表面実装に対応するために、例え
ば特公昭58−23921号公報に提案されている積層
型のチップバリスタがある。この積層型バリスタは、Z
nOを主成分とするセラミクス層とAg−Pd合金から
なる内部電極とを交互に積層して一体焼結するとともに
、該焼結体の左、右端面にAgからなる外部電極を形成
し、該外部電極に上記各内部電極の一端面を交互に接続
して構成されている。この積層型バリスタは、低いバリ
スタ電圧を有していることから低電圧用のIC保護素子
に適しているとともに、表面実装部品としてICa器の
小型化に対応できる特長を存している。
的に変化する抵抗体素子であり、例えば電子回路に過電
圧が加わるのを防止するサージ吸収素子として使用され
ている。また、近年の表面実装に対応するために、例え
ば特公昭58−23921号公報に提案されている積層
型のチップバリスタがある。この積層型バリスタは、Z
nOを主成分とするセラミクス層とAg−Pd合金から
なる内部電極とを交互に積層して一体焼結するとともに
、該焼結体の左、右端面にAgからなる外部電極を形成
し、該外部電極に上記各内部電極の一端面を交互に接続
して構成されている。この積層型バリスタは、低いバリ
スタ電圧を有していることから低電圧用のIC保護素子
に適しているとともに、表面実装部品としてICa器の
小型化に対応できる特長を存している。
(発明が解決しようとする問題点〕
ところで、上記積層型のチップバリスタにおいて表面実
装に対応するには、通常のバリスタ特性に優れているだ
けでなく、プリント基板上に実装する際の半田/lけ性
、及び耐溶剤性が要求される。
装に対応するには、通常のバリスタ特性に優れているだ
けでなく、プリント基板上に実装する際の半田/lけ性
、及び耐溶剤性が要求される。
即ぢ、上記チップバリスタの外部電極をプリント基板の
回路配線に半田付は接続する場合、該外部電極はAg製
であることから、半田が電極膜を浸食するいわゆる半田
くわれが生じ易いとう問題がある。この半田付は性を改
善するには上記外部電極の表面にめっき膜を形成するこ
とが有効であることが知られている。しかしながら、上
記従来の焼結体はめっき処理時の酸、アルカリに弱いこ
とから、このままでは外部電極にめっき膜を形成するこ
とができないという問題点がある。
回路配線に半田付は接続する場合、該外部電極はAg製
であることから、半田が電極膜を浸食するいわゆる半田
くわれが生じ易いとう問題がある。この半田付は性を改
善するには上記外部電極の表面にめっき膜を形成するこ
とが有効であることが知られている。しかしながら、上
記従来の焼結体はめっき処理時の酸、アルカリに弱いこ
とから、このままでは外部電極にめっき膜を形成するこ
とができないという問題点がある。
また、上記チップバリスタをプリン)!板上に半田付け
する場合、この半田付は時に使用されるフラックスには
悪影響を及ぼす様々な成分が含まれており、従ってあら
ゆるフラックスに対応できる耐溶剤性が求められている
0例えば、上記フラックスに含まれる塩素成分はZno
系焼結体の表面部分を還元して絶縁抵抗を劣化させ易く
、その結果表面電流が流れ易くなってもれ電流が増大す
るという問題点がある。
する場合、この半田付は時に使用されるフラックスには
悪影響を及ぼす様々な成分が含まれており、従ってあら
ゆるフラックスに対応できる耐溶剤性が求められている
0例えば、上記フラックスに含まれる塩素成分はZno
系焼結体の表面部分を還元して絶縁抵抗を劣化させ易く
、その結果表面電流が流れ易くなってもれ電流が増大す
るという問題点がある。
本発明は、上記従来の問題点を解決するためになされた
もので、めっき膜の形成を可能にして表面実装時におけ
る半田くわれを防止して半田付は性を向上でき、また耐
溶剤性を向上してもれ電流を低減できるチップバリスタ
を提供することを目的としている。
もので、めっき膜の形成を可能にして表面実装時におけ
る半田くわれを防止して半田付は性を向上でき、また耐
溶剤性を向上してもれ電流を低減できるチップバリスタ
を提供することを目的としている。
そこで本願第1項の発明は、セラミクス焼結体内に複数
の内部電極を埋設し、該内部電極を該焼結体の両端面に
形成された外部電極に接続してなるチップバリスタにお
いて、上記焼結体の外部電極を除く外表面にガラス膜を
被覆形成したことを特徴としている。また、第2項の発
明は上記ガラス膜が、B、Siの各酸化物を含み、かつ
Pb5Bi、Znのうち少なくとも1種以上の酸化物を
添加して構成されていることを特徴としている。
の内部電極を埋設し、該内部電極を該焼結体の両端面に
形成された外部電極に接続してなるチップバリスタにお
いて、上記焼結体の外部電極を除く外表面にガラス膜を
被覆形成したことを特徴としている。また、第2項の発
明は上記ガラス膜が、B、Siの各酸化物を含み、かつ
Pb5Bi、Znのうち少なくとも1種以上の酸化物を
添加して構成されていることを特徴としている。
本発明に係るチップバリスタによれば、焼結体の外部電
極を除く外表面をガラス膜により覆ったので、外部電極
の表面にめっき膜を形成する際の酸やアルカリによる悪
影響を回避でき、その結果めっき膜の形成が可能となっ
て半田くわれを防止して半田付は性を向上できる。また
、上記焼結体をガラス膜で覆ったことにより耐溶剤性が
向上し、半田付は時に生じるフラックスの悪影響、例え
ば塩素成分による焼結体の還元を防止してもれ電流を抑
制でき、プリント基板上に実装する際の信頼性を向上で
きる。
極を除く外表面をガラス膜により覆ったので、外部電極
の表面にめっき膜を形成する際の酸やアルカリによる悪
影響を回避でき、その結果めっき膜の形成が可能となっ
て半田くわれを防止して半田付は性を向上できる。また
、上記焼結体をガラス膜で覆ったことにより耐溶剤性が
向上し、半田付は時に生じるフラックスの悪影響、例え
ば塩素成分による焼結体の還元を防止してもれ電流を抑
制でき、プリント基板上に実装する際の信頼性を向上で
きる。
[実施例]
以下、本発明の一実施例を図について説明する。
第1図ないし第4図は本発明の一実施例によるチップバ
リスタを説明するだめの図である。
リスタを説明するだめの図である。
図において、1は本実施例のチップバリスタである。こ
のチップバリスタlは直方体状のもので、ZnOを主成
分とするセラミクス層2と、Ag−Pd合金からなる内
部電極3とを交互に積層するとともに、最上部、及び最
下部にダミーとしてのセラミクス層8を重ね、これを一
体焼結してなる焼結体4の左、右端面4a、4bに上記
内部電極3の一端面3aを互い違いに露出させ、かつ他
の部分を焼結体4内に埋設して構成されている。そして
、上記焼結体4の左、右端面4a、4bを除く各側面に
は本実施例のガラス膜6が被覆形成されている。このガ
ラス膜6はB、SLの酸化物を主成分とし、これにPb
、Bj、Znのうち少なくとも1種以上の酸化物を添加
してなるペーストを塗布し、これを焼き付けて形成され
たものである。
のチップバリスタlは直方体状のもので、ZnOを主成
分とするセラミクス層2と、Ag−Pd合金からなる内
部電極3とを交互に積層するとともに、最上部、及び最
下部にダミーとしてのセラミクス層8を重ね、これを一
体焼結してなる焼結体4の左、右端面4a、4bに上記
内部電極3の一端面3aを互い違いに露出させ、かつ他
の部分を焼結体4内に埋設して構成されている。そして
、上記焼結体4の左、右端面4a、4bを除く各側面に
は本実施例のガラス膜6が被覆形成されている。このガ
ラス膜6はB、SLの酸化物を主成分とし、これにPb
、Bj、Znのうち少なくとも1種以上の酸化物を添加
してなるペーストを塗布し、これを焼き付けて形成され
たものである。
また、上記焼結体4の左、右端面4a、4bにはAgか
らなる外部TL極5が形成されており、該外部電極5は
上記内部電極3の一端面3aに接続されている。さらに
また上記外部電極5の外表面には、配線パターンとの半
田付は性を向上させるためのめっき膜7が被覆形成され
ている。このようにしてこのチップバリスタ1は上記焼
結体4の外部電極4.めっき膜7が形成された左、右端
面4a、4b以外の外表面がガラス膜6により覆われた
構造となっている。
らなる外部TL極5が形成されており、該外部電極5は
上記内部電極3の一端面3aに接続されている。さらに
また上記外部電極5の外表面には、配線パターンとの半
田付は性を向上させるためのめっき膜7が被覆形成され
ている。このようにしてこのチップバリスタ1は上記焼
結体4の外部電極4.めっき膜7が形成された左、右端
面4a、4b以外の外表面がガラス膜6により覆われた
構造となっている。
次に本実施例のチップバリスタ1の製造方法について説
明する。
明する。
■ まず原料として、純度99%以上のZn○(98,
0mo1%) 、 Co O(0,5moj!%)、
BizO+(0,5moff%) 、 M n C)z
(0,5mon!%)、sb。
0mo1%) 、 Co O(0,5moj!%)、
BizO+(0,5moff%) 、 M n C)z
(0,5mon!%)、sb。
Ch(0,5mo1%)をそれぞれ所定の割合で秤量し
、混合する。この混合したセラミクス原料に蒸留水を加
えてボールミルで50時間混合し、この後上記蒸留水を
ろ過し、乾燥させた後、700〜b2時間で仮焼成し、
さらにこの仮焼結体を粉砕する。
、混合する。この混合したセラミクス原料に蒸留水を加
えてボールミルで50時間混合し、この後上記蒸留水を
ろ過し、乾燥させた後、700〜b2時間で仮焼成し、
さらにこの仮焼結体を粉砕する。
■ 次に、上記粉末に有機バインダーを添加するととも
に溶媒液中に分散させ、スラリー状のセラミクス材料を
形成する。このセラミクス材料をドクターブレード法に
より、厚さ40μ哨のグリーンシートに成形する0次に
このグリーンシートを20nx40tsの大きさの矩形
状に打ち抜き、多数のセラミクス層2を形成する。
に溶媒液中に分散させ、スラリー状のセラミクス材料を
形成する。このセラミクス材料をドクターブレード法に
より、厚さ40μ哨のグリーンシートに成形する0次に
このグリーンシートを20nx40tsの大きさの矩形
状に打ち抜き、多数のセラミクス層2を形成する。
■ 上記セラミクス層2の上面に、Ag、Pdがそれぞ
れ70−1%、3Qwt%となるような合金ペーストを
スクリーン印刷して内部電極3を形成する。
れ70−1%、3Qwt%となるような合金ペーストを
スクリーン印刷して内部電極3を形成する。
この場合、内部電極3の一端面3aのみがセラミクス層
2の端縁まで延び、他の端面ば内側に位置するようにす
る。
2の端縁まで延び、他の端面ば内側に位置するようにす
る。
■ 次に、第4図に示すように、上記セラミクス層2と
内部電極3とが交互に重なり、かつ該内部電極の一端面
3aがセラミクス層2の左、右端面に交互に露出するよ
う積層し、さらに内部電極を形成していないダミーとし
てのセラミクス層8を最上部、最下部に重ね、これをプ
レスにより加圧、圧着して積層体を形成し、これをカッ
ターで切断して所定寸法に仕上げる。これにより、上記
内部電極3の一端面3aだけが積層体の左、右端面の外
面に露出し、残りの部分は積層体内に封入されることと
なる。
内部電極3とが交互に重なり、かつ該内部電極の一端面
3aがセラミクス層2の左、右端面に交互に露出するよ
う積層し、さらに内部電極を形成していないダミーとし
てのセラミクス層8を最上部、最下部に重ね、これをプ
レスにより加圧、圧着して積層体を形成し、これをカッ
ターで切断して所定寸法に仕上げる。これにより、上記
内部電極3の一端面3aだけが積層体の左、右端面の外
面に露出し、残りの部分は積層体内に封入されることと
なる。
■ 次に、上記積層体を900〜b
で加熱焼成し、焼結体4を得る。この焼結体4の内部電
極3が露出する左、右端面4a、4b以外の各側面に、
B、O,、S ionを主成分とし、これにPbo、B
it 03 、ZnOから選ばれた1種以上を添加し
てなるガラスペーストを塗布し、これを500〜800
℃で焼き付けてガラス膜6を形成する。
極3が露出する左、右端面4a、4b以外の各側面に、
B、O,、S ionを主成分とし、これにPbo、B
it 03 、ZnOから選ばれた1種以上を添加し
てなるガラスペーストを塗布し、これを500〜800
℃で焼き付けてガラス膜6を形成する。
■ そして、上記焼結体4の左、右端面4a。
4bにAgペーストを塗布した後、焼き付けて外部5を
形成する。ここで、上記Agペーストを塗布する場合、
外部型8i5が上記ガラス膜6の端縁部に重なるように
するのが望ましい。
形成する。ここで、上記Agペーストを塗布する場合、
外部型8i5が上記ガラス膜6の端縁部に重なるように
するのが望ましい。
■ 最後に、上記焼結体4に電解めっきを施し、上記外
部電極5の外表面にめっき膜7を形成する。
部電極5の外表面にめっき膜7を形成する。
この場合、上記焼結体4の外部電極5以外の部分はガラ
ス膜6で覆われているから、メツキが付着することはな
い。これにより本実施例のチップバリスタ1が製造され
る。
ス膜6で覆われているから、メツキが付着することはな
い。これにより本実施例のチップバリスタ1が製造され
る。
次に本実施例の作用効果について説明する。
本実施例のチップバリスタ1は、プリント基板の配線パ
ターン上に載置され、該パターンに該バリスタ1のめっ
き膜7を半田付は接続して表面実装される。
ターン上に載置され、該パターンに該バリスタ1のめっ
き膜7を半田付は接続して表面実装される。
本実施例によれば、焼結体4の左1右端面4a4bを除
く各側面にガラス膜6を形成したので、上記左、右端面
4a、4bに形成された外部電極5にめっき膜7を形成
する際の酸やアルカリによる悪影響を回避でき、従って
めっき膜7の形成が可能となり、半田くわれによる電極
膜の剥離を防止できる。
く各側面にガラス膜6を形成したので、上記左、右端面
4a、4bに形成された外部電極5にめっき膜7を形成
する際の酸やアルカリによる悪影響を回避でき、従って
めっき膜7の形成が可能となり、半田くわれによる電極
膜の剥離を防止できる。
また、上記焼結体4の各側面をガラス膜6で覆ったこと
により、半田付は時のフラックスの悪影響、例えば該フ
ラックスによる焼結体の還元を防止でき、その結果もれ
電流を低減できる。
により、半田付は時のフラックスの悪影響、例えば該フ
ラックスによる焼結体の還元を防止でき、その結果もれ
電流を低減できる。
表は、本実施例の効果を確認するために行った試験結果
を示す。
を示す。
この試験では、本実施例で説明した製造方法により作成
したチップバリスタを採用し、これに被覆するガラス膜
の組成を変化させて各実施例試料(Na a −d )
を作成した。そして各試料をNiCl2液中に漫清し、
続いて5nC1z液中に浸漬し、さらに各試料にcgを
含むフラックスを塗布し、260℃4×6の半田に5秒
間浸漬し、これらの特性変化を調べた。この特性評価は
バリスタ電圧VlsAの50%の電圧を印加し、その後
のもれ電流を測定し、該試料の抵抗値を求めた。なお、
比較するためにガラス膜を形成していない従来構造のチ
ップバリスタにおいても同様の試験を行った。
したチップバリスタを採用し、これに被覆するガラス膜
の組成を変化させて各実施例試料(Na a −d )
を作成した。そして各試料をNiCl2液中に漫清し、
続いて5nC1z液中に浸漬し、さらに各試料にcgを
含むフラックスを塗布し、260℃4×6の半田に5秒
間浸漬し、これらの特性変化を調べた。この特性評価は
バリスタ電圧VlsAの50%の電圧を印加し、その後
のもれ電流を測定し、該試料の抵抗値を求めた。なお、
比較するためにガラス膜を形成していない従来構造のチ
ップバリスタにおいても同様の試験を行った。
同表からも明らかなように、比較試料の場合は、初期の
抵抗値は4873MΩであったのに、各N i Cl、
液中−5nC1t液中−フラックス塗布に伴って、抵抗
値は11.8から3.6MΩと低下しており、もれ電流
が増大している。これに対して本実施例試料(ffia
〜d)の場合は、いずれも初期値4529〜6932
MΩからフラックス塗布にいたるまで4425〜571
3MΩとほとんど低下しておらず、もれ電流が大幅に低
減されていることがわかる。
抵抗値は4873MΩであったのに、各N i Cl、
液中−5nC1t液中−フラックス塗布に伴って、抵抗
値は11.8から3.6MΩと低下しており、もれ電流
が増大している。これに対して本実施例試料(ffia
〜d)の場合は、いずれも初期値4529〜6932
MΩからフラックス塗布にいたるまで4425〜571
3MΩとほとんど低下しておらず、もれ電流が大幅に低
減されていることがわかる。
C発明の効果)
以上のように本発明に係るチップバリスタによれば、焼
結体の外部電橿を除く外表面にガラス膜を被覆形成した
ので、めっき膜の形成が可能となって表面実装時におけ
る半田付は性を向上できるとともに、耐溶剤性を向上し
てもれt流を大幅に低減できる効果がある。
結体の外部電橿を除く外表面にガラス膜を被覆形成した
ので、めっき膜の形成が可能となって表面実装時におけ
る半田付は性を向上できるとともに、耐溶剤性を向上し
てもれt流を大幅に低減できる効果がある。
【図面の簡単な説明】
第1図ないし第4図は本発明の一実施例によるチップバ
リスタを説明するための図であり、第1図はその断面図
、第2図はその一部拡大断面図、第3図はその斜視図、
第4図はその分解斜視図である。 図において、1はチップバリスタ、3は内部電橋、4は
セラミクス焼結体、4a、4bは焼結体の左、右端面、
5は外部電極、6はガラス膜である。
リスタを説明するための図であり、第1図はその断面図
、第2図はその一部拡大断面図、第3図はその斜視図、
第4図はその分解斜視図である。 図において、1はチップバリスタ、3は内部電橋、4は
セラミクス焼結体、4a、4bは焼結体の左、右端面、
5は外部電極、6はガラス膜である。
Claims (2)
- (1)セラミクス焼結体内に複数の内部電極を埋設し、
該内部電極を該焼結体の両端面に形成された外部電極に
接続してなり、電圧非直線性抵抗として機能するチップ
バリスタにおいて、上記焼結体の外部電極を除く外表面
をガラス膜で覆ったことを特徴とするチップバリスタ。 - (2)上記ガラス膜が、B,Siの各酸化物を含み、か
つPb,Bi,Znのうち少なくとも1種以上の酸化物
を添加したものからなることを特徴とするチップバリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313904A JPH03173402A (ja) | 1989-12-02 | 1989-12-02 | チップバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313904A JPH03173402A (ja) | 1989-12-02 | 1989-12-02 | チップバリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173402A true JPH03173402A (ja) | 1991-07-26 |
Family
ID=18046920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313904A Pending JPH03173402A (ja) | 1989-12-02 | 1989-12-02 | チップバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173402A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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