JPS63271971A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＭＯＳ型半導体装置とその製造方法に関するも
ので、ディスクリート素子として電力制御に、また集積
回路として情報処理に利用されるものである。

従来の技術 構造の微細化に伴ない、耐圧の低下やホ７）キャリアの
発生が問題となっており、その解決策として、ソース・
ドレインの不純物分布を傾斜させることが提案されてい
る（特開昭５４−４４４８２号公報）。低濃度ドレイ７
　（ＬＤＤ＝Ｌｉｇｈｔｌｙ　ＤｏｐｅｄＤｒａｉｎ）
が導入され特性が大巾に改善された。それにより微細化
が進み、数年以内にサブミクロン領域の設計寸法の大規
模集積回路（ＬＳＩ）が実現されようとしている。

しかしながら、低濃度ドレインは無視出来ない抵抗をも
っているため微細化の割にはドレイン電流が小さいとい
う問題がある。すなわち、微細化しても高速化はあまり
望めない。この問題に対し、ＬＤＤ上にゲート酸化膜を
介してゲート電標が延在した１逆Ｔ字型ゲート構造”が
提案された（インターナショナル、エレクトロンデバイ
スミーティング　（Ｉｎｔｅｒｎａｔｉｏｎｅｌ　Ｅｌ
ｅｃｔｒｏｎ　ＤｅｖｉｃｅＭｅｅｔ　ｉｎｇ）’　８
６　Ｐ、　７４２　）。

これは、ゲートを形成する際、残りの膜厚が６０〜１１
００ｎになったところでエツチングを停止することが核
心技術となっている。

発明が解決しようとする問題点 しかし、この技術は、ゲート材料であるポリシリコン膜
厚のウェハー内での分布およびエッチレートの分布のた
めこの技術の量産化は難かしい。

さらに、ＬＤＤの形成のためのイオン注入の飛程はポリ
シリコンの残膜厚の最大値より大きいことがＬＤＤの濃
度のばらつきを小さくするため必須であるが、注入の飛
程が大きいことはその分散も大きいことを意味し、従っ
てＬＤＤを浅く形成することに制約がある。寸法の微細
化に伴なって。

接合も浅くする必要があるので、この事は微細化の障害
となる。

本発明は、低濃度ソース・ドレインに基因する低ドレイ
ン電流という問題をより現実的な手段で解決することを
目的としたものである。要するに、低濃度ソース・ドレ
イン上にゲートを延在せしめ。

チャネルが導通状態になるときその部分にもキャリアが
誘起されるようにすれば、ドレイン耐圧は維持しつつ、
ドレイン電流の増大が達せられるのであるから、ゲート
パターン形成後、イオン注入で低濃度ソース・ドレイン
を形成し導電性膜を堆積せしめゲート側面に側壁ゲート
を形成すればよいのである。しかしこの場合、ゲートパ
ターン形成時のドライエッチで、後に側壁ゲートが形成
されるべき部分のゲート酸化膜や損傷を受けたり薄くな
ったりするため、絶縁嘆耐圧や信頼性低下を生じるとい
う問題があった。

問題点を解決するための手段 本発明は、ゲートとして、ポリサイド構成をとり、しか
もその硅化物をタンタル硅化物とすること、ゲートの側
面に電気的に接触した側壁ゲートを設けること、低濃度
ソース・ドレインと側壁ゲートはゲート酸化膜を介して
自己整合的に対向していることにある。

作　　　用 乾燥酸素中での熱処理ではシリコン基板・多結晶シリコ
ンは酸化されるが、タンタル硅化物は酸化されない。

このため、ゲートパターン形成により薄くなった部分の
ゲート酸化膜厚を厚くするため乾燥酸素中で酸化を行っ
てもタンタル硅化物表面は絶縁化されない。

導電性膜によりゲート側面に側壁ゲートを形成すると、
それはタンタル硅化物側面に於て電気的接触が形成され
副ゲートとして作用する。

実施例 本発明の一実施例を第１図〜第６図に沿って説明する。

Ｐ型１ｏ〜１６　ｏｂｍａｃＩ＆　のシリコン基板１に
選択的に素子分離領域や埋込キャパシター等を形成した
後のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）基本
的工程について述べる。

第１図において、基板１上に、９００″Ｃの熱酸化によ
り約１０ｎｍ厚さのゲート酸化膜２を成長せしめ、その
上に順次、リン添加多結晶シリコン３１、タンタル硅化
物（Ｔａｘｉ。）３２をそれぞれ約１００　ｎｍ〜２０
０　ｎｍ厚さに気相成長法（ＣＶＤ）により堆積せしめ
る。

第２図において、次にフォ）　ＩＪソおよびドライエッ
チにより、ゲートパターン３を形成する。ゲ−ト３ば、
タンタル硅化物３１２／多結晶シリコン３１１の２層膜
から成り、いわゆるポリサイド構造をしている。

ゲートパターン３のドライエッチ工程に於て。

多結晶シリコン膜３１の厚さにウェハー内分布があるた
めパターン３１１を形成するにはオーバエッチが必要で
ある。

その際、酸化＠２と多結晶シリコン３１のエッチレート
比Ｒｏｓ　１　／　１０程度と有限であるので、ゲート
３に覆われていない部分の酸化膜２２はゲート直下の部
分２１に比べて厚さｄだけ薄くなる。

多結晶シリコン嘆３１の厚さを１５０ｎｍとし、オーバ
ーエッチ量をその１０％、エッチレート比Ｒｏｓ＝１／
１ｏ　　とするとｄ＝１，５ｎｍとなる。最悪の場合、
部分２１の厚さを１０ｎｍとしたとき、□　部分２２の
厚さは８．５ｎｍとなる。部分２２上にもゲートを形成
するのでその部分が薄いと酸化膜の耐圧劣化を招くこと
になり好ましくない。

第３図において、酸化膜の部分２２の厚さの減少分を回
復せしめるための熱酸化を行う。この時。

酸化雰囲気としては乾燥酸素を選択する。その理由は、
乾燥酸素雰囲気ではタンタル硅化物３１２表面には酸化
膜が成長しないからである（Ｓ、　ＰｏＭｕｒａｒｋａ
　、セミコンダクタ　シリコン（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ　５ｉｌｉｃｏｎ）’　８１　　Ｐ、　５５１　
）。

その酸化により部分２２の厚さを部分２１とほぼ同等な
いしは若干厚くする。このとき同時にポリサイドゲート
３のうちの多結晶シリコン３１１の側面に側壁酸化膜４
が２〜３ｎｍ厚さ成長する。

ポリサイドゲート３をマスクにＰ＋イオン注入６１を行
い、低濃度ソース・ドレイン６を基板１表面に形成する
。ドースは約１×１０１３ＬｙＨＩ−２で、加速エネル
ギーは４０　ＫｅＶである。

第４図において、全面にリン添加多結晶シリコンを約２
　Ｑ　Ｏｎｍ厚に堆積せしめ異方性ドライエッチにより
ポリサイドゲート３の側面にのみ残留するごとくエッチ
して、側壁多結晶シリコン７を形成する。側壁多結晶シ
リコン７は、タンタル硅化物パターン３１２とその側面
Ｓにおいて接触し、ゲート３と電気的にも接続されゲー
トの一部として作用することとなる。

第６図において、側壁多結晶シリコン７をマスクとして
ｔ　Ａｓ＋イオン注入６２を行ない、高濃度ソース・ド
レイン８を形成する。ドースは約６×１０１５眞−２で
ある。

側壁多結晶シリコン７の巾Ｌｓ　は１５０ｎｍで。

低濃度ソース・ドレインの長さＬｎ　は１１００ｎであ
る。

この後１層間絶縁膜・アルミーパッシベーション膜等を
形成して、ＭＯＳ半導体装置が完成する。

本発明によるＭＯ８型半導体装置は、そのゲートがポリ
サイドであり、しかもそのシリサイドがＴ　ａ　Ｓ　ｉ
２であること、そのゲートの側面に少くともＴ　ａ　Ｓ
　１２に電気的に接触した側壁ゲートを有すること、ソ
ース・ドレインは低高濃度の２領域から成っていてその
低濃度部分と側壁ゲートがゲート酸化膜を介して自己整
合的位置関係にあることを基本的構成としている。

発明の効果 以上のように本発明によれば１次のような効果が得られ
る。

（１）　　低濃度ソース・ドレインが側壁ゲートに覆わ
れているためゲート１位で完全に制御される。

すなわち、チャネルが導通するようゲートの電位を上げ
ると（ｎチャネルなうソースに対し正方向、Ｐチャネル
では負方向）チャネル内のみでなく低濃度ソース・ドレ
インにもキャリアが誘起される。

（乃　この時、従来問題になったゲートと低濃度ソース
・ドレイン間に間隙が生じるいわゆるオフセット現象は
本発明では問題とならない。低濃度ノース・ドレイン上
が完全に側壁ゲートで覆われているからである。

これらの理由により本発明によればドレイン電流の増大
が達せられる。

（向　ゲートのドライエッチにより損傷を受けたり、膜
厚が減少したりする側壁ゲート直下のゲート酸化膜は、
熱酸化工程を付加することで特性が改善される。すなわ
ち、損傷はアニールされ界面準位は少なくなり１ｗＬ厚
が厚くなることでホットキャリア耐性・絶縁模耐王とも
に高い信頼性に優れた半導体装置が実現される。

（４このように熱酸化工程を付加してもゲートの構成要
素であるタンタル硅化物の表面はその物質固有の性質に
より酸化されないので、ゲートと側壁ゲート間の電気的
接触はタンタル硅化物側面に於て確実になされる。

これらの理由により本発明の半導体装置の製法は極めて
安定しており量産性に優れている。すなわち、本発明は
、高速ＭＯＳＬＳＩを工業的に製造可能にする有用性の
高いものである。

【図面の簡単な説明】

第１図〜第６図は本発明の一実施例のＭＯＳトランジス
タの製造工程断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３１・・・・・・多結晶シリコン、４・・・・・
・側壁酸化膜、ｅ・・・・・・ソース・ドレイン、ア・
・・・・・Ｐ＋イオン。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名へ　
　　　　　　　　の

Claims (2)

【特許請求の範囲】
1. （１）１導電型半導体基板上に薄いゲート酸化膜を介し
   て形成された多結晶シリコンとその上に積層されたタン
   タル硅化物（ＴａＳｉ＿２）の２層膜からなるポリサイ
   ドゲート、上記多結晶シリコンの側面を被覆し上記ゲー
   ト酸化膜に比し薄い側壁酸化膜、上記タンタル硅化物の
   側面に於て電気的に接触し上記側壁酸化膜に接した側壁
   ゲート、上記側壁ゲートの直下の上記半導体基板表面に
   上記ゲート酸化膜を介して設けられた２導電型の低濃度
   ソース・ドレイン、および上記低濃度ソース・ドレイン
   に接続した２導電型の高濃度ソース・ドレインとを含ん
   でなるＭＯＳ型半導体装置。
2. （２）１導電型半導体基板上に薄いゲート酸化膜を成長
   せしめて後、その上に順次多結晶シリコン・タンタル硅
   化物を堆積せしめポリサイドゲートを形成する工程、全
   面を乾燥酸素中で熱処理する工程、２導電型ドーパント
   をイオン注入し上記基板表面に２導電型の低濃度ソース
   ・ドレインを形成する工程、全面に導電性膜を堆積せし
   め異方性ドライエッチにより上記ポリサイドゲートの側
   面にのみ残留するごとくエッチして側壁ゲートを形成す
   る工程、２導電型ドーパントを上記側壁ゲートをマスク
   としてイオン注入し上記基板表面に２導電型の高濃度ソ
   ース・ドレインを形成する工程とを含むことにより、上
   記低濃度ソース・ドレインが上記側壁ゲートと上記ゲー
   ト酸化膜を介して自己整合するようにしたＭＯＳ型半導
   体装置の製造方法。