JPH03174765A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係り、
詳しくは、ダイナ稟ツタランダムアクセスメモリ（以下
ＤＲＡＭと略す）のセル構造およびその製造方法に関す
るものである。

（従来の技術） 現在、ＤＲＡＭセルは、１トランジスタ・ｌキャパシタ
のセルが主流であり、キャパシタに蓄積された電荷の有
無で情報を記憶し、トランジスタのオン・オフで読み出
し、書き込み、及び記憶保持等の動作を行っている。こ
こで、種々のリーク要因に対して一定期間記憶状態を保
持するため、キャパシタには、ある一定の容量値が必要
である。

また、α線によるソフト・エラ一対策及びセンス・アン
プ感度以上の信号を得るためにも、キャパシタは、ある
一定の容量値を確保する必要がある。

しかし、ＤＲＡＭの集積度向上に伴い、小さい面積で一
定の容量値を確保することば増々困難となり、セル構造
は三次元化に向わざるを得ない。

三次元セルの代表的なものには、キャパシタを、ポリシ
リコンを使用して上に積み上げるスタックド・キャパシ
タ・セルといわれるものがある。第５図は、通常使用さ
れているスタックド・キャパシタ・セルの断面図である
。セルは、トランスファゲートとしてのスイッチングト
ランジスタ１とキャパシタ２で構成される。キャパシタ
２は、シリコン基板３に前記スイッチングトランジスタ
１を形成した後、このスイッチングトランジスタ１およ
びフィールド酸化膜４上に積み上げて形成される。その
キャパシタ２は、電荷蓄積電極５と誘電体薄膜６とプレ
ート電極７で構成されており、電荷蓄積電極５は第１層
間絶縁膜８に開けたコンタクト孔９を通して前記スイッ
チングトランジスタ１のソース・ドレインの一方の不純
物拡散層１０ａに接続される。そして、このキャパシタ
２を形成した後、基板３上の全面は第２層間絶縁膜１１
で覆われ、その上にはビットラインＩ２が形成され、さ
らにその上の表面全体は保護膜１３で覆われる。ビット
ライン１２は、層間絶縁膜８゜１１に開けられたコンタ
クト孔１４を通してスイッチングトランジスタ１のソー
ス・ドレインの他方の不純物拡散層１０ｂに接続されて
いる。

この通常型スタックド・キャパシタ・セルで、キャパシ
タ２を形成するためのフォトリソ・グラフィ使用回数は
３回である。電荷蓄積電極５をソース・ドレインの一方
の不純物拡散層１０ａに接続するためのコンタクト孔９
の形成、電荷蓄積電極５の形成、プレート電極７の形成
の際の各１回、計３回である。

また、この通常型スタックド・キャパシタ・セルは、１
メガビットＤＲＡＭ、４メガビットＤＲＡＭで使用され
る。しかし、１６メガビツトＤＲＡＭ以降の高集積ＤＲ
ＡＭを考えた場合、このスタックド・キャパシタでも充
分な容量値を確保できなくなる恐れがある。また、第５
図中のａ部分での電荷蓄積電極５のパターニングは下地
段差部上でのパターニングであり、１６メガビツト以降
寸法が微細化されるに従い増々そのパターニングが困難
になる。

１６メガビツトＤＲＡＭ以降、スタックド・キャパシタ
で充分な容量値を確保するため、種々の工夫がなされて
いる。第６図は、８９　シンポジューム・オン−ＶＬＳ
　Ｉテクノロジ（’８９　Ｓｙｍｐｏｓｉｕｍｏｎ　Ｖ
ＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ）で提案があり、シンポ
ジューム・オン・ＶｔＳｒテクノロジ・テクニカル・ダ
イジェスト８９（Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ
　ＴｅｃｈｎｏｌｏｇｙＴｅｃｈｎｉｃａｌ　Ｄｉｇｅ
ｓｔ　’８９）　　（８’５　）　　Ｐ６７〜７０に開
示されるセル構造の製造工程断面図である。

まず第６図（ａ）で示すように、シリコン基板２１上に
アイソレーション領域２２（この場合はフィールド・シ
ールド・アイソレーション法を使用している）を形成後
、トランスファゲートスイッチングトランジスタのゲー
ト電極（ワードラインとして延在する）２３を形成する
。さらに、同図のようにセルフアライメントでサイドウ
オールスペーサ２４を形成し、その後、薄いシリコン窒
化膜を形成し、その一部分をフォトリソエツチング工程
で除去することによりＳｉＮマスク層２５を形成する。

次に、ポリシリコンを堆積後、該ポリシリコンをフォト
リソ・エツチング工程でパターニングすることにより、
第６図（ｂ）に示すようにポリシリコンバッド２６を形
成する。

次に、第６図（ｃ）に示すように、ＣＶＤ法で厚い酸化
膜２７を堆積し、該酸化膜２７を平坦化した後、該酸化
膜２７にフォトリソエツチング工程で前記ポリシリコン
バッド２６上で穴２゛８を開け、さらにポリシリコン２
９を堆積させる。

次に、異方性エツチングによりポリシリコン２９をエツ
チングし、該ポリシリコン２９を前記穴２８の側面にの
み残した後、第６図（ｄ）に示すようにＣＶ、Ｄ酸化膜
２７をウェットエツチングにより除去する。この時、第
６図（ａ）で形成したＳｉＮマスフ層２５がエンチング
ストッパとなる。

しかる後、残存ポリシリコン２９とポリシリコンバッド
２６からなるキャパシタの電荷蓄積電極の表面にキャパ
シタ誘電体薄膜を形成した後、全面にポリシリコンを堆
積させ、そのポリシリコンをフォトリソエツチング工程
でバターニングすることにより、第６図（ｅ）に示すよ
うにキャパシタのプレート電極３０を形成する。

その後は第６図（ｆ）に示すように厚く絶縁膜３１を堆
積させた後、ビットラインとトランスファゲートスイッ
チングトランジスタのソース・ドレインの一方とを接続
するための穴３２を前記絶縁膜３１に開け、その穴３２
をこの場合はタングステン（Ｗ）３３で埋め込む。

このような方法によれば、キャパシタの電荷蓄積電極は
ポリシリコン２９により一部上方に筒状に突出したよう
に形成され、その部分においては内側、外側の両面を容
量として使用できるようになるので、６４メガビットＤ
ＲＡＭ対応セルサイズでも、キャパシタは充分な容量を
確保できる。

１ （発明が解決しようとする課題） しかるに、この第６図の改良型スタックド・キャパシタ
・セルでは、キャパシタを形成するためにフォトリソグ
ラフィ工程が第６図（ａ）　、　（ｂ）　、　（ｃ）（
ｅ）で１回ずつ、計４回必要となり、第５図の通常型ス
タックド・キャパシタ・セルより１回増えるので、工程
が長くなり、製造コストが高くなるという問題点がる。

一方、第５図の通常型スタックド・キャパシタ・セルで
はフォトリソグラフィ工程は１同士ないが、既に述べた
ように、１６メガビツトＤＲＡＭ以降の高集積ＤＲＡＭ
においては充分なキャパシタ容量を確保することが困難
となり、かつ電荷蓄積電極のパターン形成が微細になる
に従い増々困難になる欠点を有する。

この発明は、小さい面積でも充分な容量を確保し、また
、電荷蓄積電極のバターニングの困難さを除去し、さら
に、キャパシタ部形成にかかるフォトリソグラフィ工程
を通常型スタックド・キャパシタ・セルより減らして製
造工程を短くし製造コストを下げることのできるＤＲＡ
Ｍセル構造お２ よびその製造方法を提供することを目的とする。

（課題を解決するための手段） この発明（第１のこの発明）では、半導体基板にトラン
スファデートとしてのスイッチングトランジスタを形威
し、その基板上の全面を絶縁膜で覆い、この絶縁膜には
前記スイッチングトランジスタのソース・ドレインの一
方の拡散層上でコンタクトホールを開け、このコンタク
トホールの側壁面から前記絶縁膜上に筒状に突出するよ
うに、かつ下端は前記コンタクトホール底面の拡散層表
面に接するように筒状のキャパシタの電荷蓄積電極を設
け、その内面、外面および上端面ならびにコンタクトホ
ール底面にキャパシタ誘電体薄膜を形威し、さらにこの
誘電体薄膜を挾んで前記筒状の電荷蓄積電極をその内側
および外側から覆うようにキャパシタのプレート電極を
設ける構造とする。

また、第２のこの発明では、上記構造において電荷蓄積
電極は有底筒状とし、その底部を含む電荷蓄積電極の内
面、および外面ならびに上端面にキャパシタ誘電体薄膜
を形威する。

さらに第３のこの発明では、上記第１のこの発明の構造
を製造するため次のような製造方法とする。すなわち、
半導体基板にトランスファゲートとしてのスイッチング
トランジスタを形成後、基板上の全面に厚く絶縁膜を形
威し、この絶縁膜に前記スイッチングトランジスタのソ
ース・ドレインの一方の拡散層上でコンタクトホールを
開ける。

その後、多結晶半導体層の全面形成と異方性エツチング
により、前記コンタクトホールの側壁面に残存多結晶半
導体層からなる筒状のキャパシタの電荷蓄積電極を形威
した後、前記絶縁膜を一定の深さまでエツチング除去し
て、前記電荷蓄積電極の上方側部分を前記絶縁膜上に突
出させる。その後、筒状の電荷蓄積電極の内面、外面、
上端面およびコンタクトホールの底面にキャパシタ誘電
体薄膜を形威し、さらに筒状の電荷蓄積電極をその内側
および外側から覆うようにキャパシタのプレート電極を
形成する。

また、第４のこの発明では、このような製造方法におい
て、半導体基板上に厚く形成される絶縁膜ば酸化膜／窒
化膜／酸化膜の３層構造とし、前記絶縁膜を一定の深さ
までエツチング除去する際は、窒化膜をエツチングスト
ッパとして使用する。

また第５のこの発明では、上記第２のこの発明の構造を
製造するため次のような製造方法とする。

すなわち、半導体基板にトランスファゲートとしてのス
イッチングトランジスタを形成後、基板上の全面に酸化
膜／窒化膜／酸化膜の３層構造の厚い絶縁膜を形成し、
この絶縁膜に前記スイッチングトランジスタのソース・
トレインの一方の拡散層上でコンタクトホールを開ける
。その後、このコンタクトホールの側壁面および底面な
らびに前記絶縁膜表面の全面に多結晶半導体層を形成し
、さらにその上に絶縁膜を堆積させて前記コンタクトホ
ールを埋め込む。その後、この絶縁膜を全面異方性エツ
チングによりコンタクトホール内にのみ残し、この残存
絶縁膜をマスクとして、前記３層構造絶縁膜表面の露出
した多結晶半導体層を除去することにより、該多結晶半
導体層をコンタク５ トホール内にのみ有底筒状に残し、有底筒状のキャパシ
タの電荷蓄積電極を形成する。その後、コンタクトホー
ル内の残存絶縁膜と３層構造絶縁膜の上層酸化膜を、３
層構造においては中間層の窒化膜をマスクとして同時に
除去し、さらに中間層の窒化膜を除去することにより、
３層構造絶縁膜の下層酸化膜上に前記電荷蓄積電極の上
方側部分を突出させる。その後、有底筒状の電荷蓄積電
極の内面、外面および上端面にキャパシタ誘電体薄膜を
形成し、さらに有底筒状の電荷蓄積電極をその内側およ
び外側から覆うようにキャパシタのプレート電極を形成
する。

さらに第６のこの発明では、このような製造方法におい
て、多結晶半導体層を全面に形成した後、その上に堆積
される絶縁膜は不純物ドープの絶縁膜とし、この絶縁膜
の堆積後、この絶縁膜から前記多結晶半導体層に導電性
をもたせるために不純物を拡散によりドーピングする。

（作　用） 上記のような構造および製造方法によれば、キ６ ャパシタの電荷蓄積電極は筒状または有底筒状番こ立て
るだけであり、平面上での面積は小さくてすむ。また、
筒状あるいは有底筒状電荷蓄積電極の上方側部分は内面
、外面とも容量として使用されるため、上述のように平
面上での面積が小さいことに加えて、電荷蓄積電極の筒
を極端に高くすることなく充分な容量を有することにな
る。さらに、電荷蓄積電極の筒を極端に高くする必要が
なければ、その後のプレート電極形成などでのフォトリ
ソも特に困難になることはない。

さらに、上記製造方法から明らかなように、この発明に
よれば、厚い絶縁膜のコンタクトホール内にセルファラ
インで筒状または有底筒状に電荷蓄積電極が形成される
。さらに前記絶縁膜を一定の深さまでエツチング除去し
て前記電荷蓄積電極の上方側部分を前記絶縁膜上に突出
させる際、該絶縁膜を酸化膜／窒化膜／酸化膜の３層構
造として、窒化膜をエツチングストッパとしてエツチン
グを行えば、絶縁膜のエツチング量、換言すれば電荷蓄
積電極の突出量を再現性よく一定とすることができる。

さらに特に第５のこの発明では、前記窒化膜をマスクと
して３層構造絶縁膜のエツチング量を正確に＃御して、
該３層絶縁膜の上層酸化膜とコンタクトホール内の埋込
み絶縁膜を同時に除去することが可能となる。また、コ
ンタクトホール内の埋込み絶縁膜は、コンタクトホール
の底面に多結晶半導体層を残してキャパシタの電荷蓄積
電極を有底筒状に形成するためのマスクとして作用する
が、この絶縁膜として第６のこの発明のように不純物ド
ープの絶縁膜を用いれば、この絶縁膜からの不純物拡散
により電荷蓄積電極に導電性をもたせるために不純物を
ドープすることが可能となる。

また、キャパシタの電荷蓄積電極を有底筒状に形成すれ
ば、コンタクトホールの底面も電極材料である多結晶半
導体層となるので、このコンタクトホールの底面部にも
他の部分と同様に良質のキャパシタ誘電体薄膜が形成さ
れる。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明のＤＲＡＭセル構造の一実施例を示し
、（ａ）は平面図、（ハ）は断面図である。この図にお
いて、４１はＰ型シリコン基板であり、このシリコン基
板４１にフィールド酸化膜４２形成後、トランスファゲ
ートとしてのスイッチングトランジスタ４３が設けられ
ている。このスイッチングトランジスタ４３は、ゲート
酸化膜４４．ゲート電極４５．ソース・ドレインとして
の一対の拡散層４６ａ、４６ｂで構成され、ゲート電極
４５はフィールド酸化膜４２上にワードライン４７とし
て延在する。そして、このスイッチングトランジスタ４
３を設けた後、基板４１上の全面は第１層間絶縁膜４８
で覆われており、この第１層間絶縁膜４８には前記スイ
ッチングトランジスタ４３のソース・ドレインの一方の
拡散層４６ａ上でコンタクトホール４９が開けられてい
る。そして、このコンタクトホール４９の側壁面から前
記第１層間絶縁膜４８の上方に突出するように筒状にキ
ャパシタの電荷蓄積電極５０が設けられて９ おり、この電荷蓄積電極５０の下端はコンタクトホール
４９底面の前記拡散層４６ａの表面に接している。また
、この筒状の電荷蓄積電極５０の内面、外面、上端面お
よびコンタクトホール４９の底面にはキャパシタ誘電体
薄膜５１が形成される。

そして、この誘電体薄膜５１を挾んで前記筒状の電荷蓄
積電極５０をその内側と外側から覆うようにキャパシタ
のプレート電極５２が設けられている。さらにこのよう
にしてキャパシタを完成させた上で基板４１上の全面を
覆うように第２層間絶縁膜５３が設けられている。そし
て、この第２層間絶縁膜５３と第１層間絶縁膜４８には
、前記スイッチングトランジスタ４３のソース・ドレイ
ンの他方の拡散層４６ｂ上でコンタクトホール５４が開
けられており、このコンタクトホール５４を通して前記
拡散層４６ｂに接続されるようにビットライン５５が前
記第２層間絶縁膜５３上に形成されている。さらに、こ
のビットライン５５上を含む全表面を覆うようにパッシ
ベーション膜５６が設けられている。′ ０ このようなりＲＡＭセルは第２図（ａ）〜山）（この発
明の製造方法の第１の実施例）に示すようにして製造さ
れる。

まず第２図（ａ）に示すように、Ｐ型シリコン基板４１
をｔｏｃｏｓ法により選択酸化し、約５０００Åの厚い
フィールド酸化膜４２を形成する。次に、基板４１上に
ゲート酸化膜４４を約１６０人厚に形成し、その上にＬ
ＰＣＶＤ法でポリシリコンを堆積させ、このポリシリコ
ンに通常の方法で不純物をドーピングした後、フォトリ
ソグラフィおよびエツチングでゲートパターニングを行
うことにより、残存ポリシリコンからなるスイッチング
トランジスタ４３のゲート電極４５を形成し、かつその
下のみにゲート酸化膜４４を残す。この時、同時に残存
ポリシリコンによってワードライン４７が形成される。

なお、ゲート電極材料としてはポリシリコンの代りに、
ポリシリコン／シリサイドからなるポリサイドを使用す
ることもできる。続いて、ゲート電極４５をマスクにし
てイオン注入法によりヒ素（Ａｓ）イオンを基板４１に
注入して、該基板４１にスイッチングトランジスタ４３
のソース・ドレインの一対の拡散層４６ａ、４６ｂを形
成する。この時、Ｎ−層形成イオン注入、サイドウオー
ル形成を前に付加して、拡散層４６ａ、４６ｂをＬＤＤ
構造に形成することもできる。以上でトランスファゲー
トとしてのスイッチングトランジスタ４３が完成する。

次に、基板４１上の全面にバイアスＥＣＲ法により第２
図（ｂ）に示すようにシリコン酸化膜６１を約５０００
人堆積させる。この時、バイアスＥＣＲ法を使用するこ
とで、ゲート電極４５およびワードライン４７上の酸化
膜厚は約２０００人にとどまり、その結果として全体に
ほぼ平坦にシリコン酸化膜６１を堆積させることができ
る。勿論、他の平坦化法を用いてシリコン酸化Ｍ６１を
平坦にしてもよい。続いて、そのシリコン酸化膜６１上
に、ＬＰＣＶＤ法によりシリコン酸化膜６２を約５００
Å堆積させる。さらにその上に、ＣＶＤ法によりシリコ
ン酸化膜５３を約１００００Å堆積させる。以上で基板
４１上に３層構造の第１層間絶縁膜４８が完成する。

次に、その３層構造の第１層間絶縁膜４８に、通常のフ
ォトリソグラフィと異方性ドライエツチングにより、第
２図（ｃ）に示すようにスイッチングトランジスタ４３
のソース・ドレインの一方の拡散層４６ａに貫通するよ
うにコンタクトホール４９を開ける。この時、コンタク
トホール４９は、前記異方性ドライエツチングによりほ
ぼ垂直に形成する。その後、そのコンタクトホール４９
の側壁面および底面ならびにシリコン酸化膜５３の表面
、すなわち全面にポリシリコンロ４を約１０００人堆積
させる。

しかる後、このポリシリコンロ４を異方性ドライエツチ
ングによりエツチングして、第２図（ｄ）に示すように
コンタクトホール４９の側壁面にのみ残すことにより、
この残存ポリシリコンロ４からなる筒状の電荷蓄積電極
５０をコンタクトホール４９の側壁面にセルファライン
で形成する。

次いで、３層構造の第１層間絶縁膜４８のうち上層のシ
リコン酸化膜６３を、中間層のシリコン３ 窒化膜６２をエツチングストッパとしてフッ酸系ウェン
トエッチング（ドライエツチングでもよい）によりエツ
チング除去する。続いて、露出したシリコン窒化膜６２
を熱リン酸ウェットエツチングにより除去する。これに
より、第２図（ｅ）に示すように、筒状の電荷蓄積電極
５０の上方側部分がシリコン酸化膜６１（薄くなった第
１層間絶縁膜４８）の上方に突出した構造となる。

しかる後、ポリシリコンからなる電荷蓄積電極５０に対
して、導電性をもたせるため、リンもしくはヒ素の不純
物をイオン注入により導入する。

なお、この不純物導入は、第２図（ｃ１でポリシリコン
ロ４が全面に形成された段階で、通常のリン拡散で行っ
てもよい。ただし、第２図（ｅ）の段階でイオン注入で
不純物の導入を行えば、第２図（ｄ）のポリシリコンエ
ツチングでコンタクトホール４９底面がオーバーエツチ
ング、およびエツチングのローディング効果により基板
４１側に深くエツチングされた場合でも、再度コンタク
トホール４９底面に不純物を導入して所望深さの拡散層
を得るこ４ とができるから、電荷蓄積電極５０と基板４１とのショ
ートを防止することができる。

次に、筒状の電荷蓄積電極５０の内面、外面。

上端面およびコンタクトホール４９の底面を含む全面に
第２図（ｆ）に示すようにキャパシタ誘電体薄膜５１、
具体的にはシリコン窒化膜を５〜１０ｎｍ程度ＬＰＣＶ
Ｄ法により堆積させ、さらにその欠陥密度低減、耐圧向
上のため番こ、９００″Ｃ前後のウェット酸素雰囲気中
でアニールを施す。次に、電荷蓄積電極５０の筒内を含
む全面にプレート電極となるポリシリコンロ５を約２５
００人ＬＰＣＶＤ法で堆積させ、これに通常のリン拡散
法により不純物を導入する。

しかる後、このポリシリコンロ５をフォトリソエツチン
グ工程によりバターニングして第２図（８）に示すよう
に電荷蓄積電極５０部分にのみ残すことにより、この筒
状の電荷蓄積電極５０をその内側および外側から覆うプ
レート電極５２を形成する。この時、キャパシタ誘電体
薄膜５１もプレート電極５２と同一形状にバターニング
される。

しかる後、同第２図（２）のように、全面に第２層間絶
縁膜５３（ＮＳＣ膜１０００入とＢＰＳＧ膜５０００λ
程度）をＣＶＤ法で堆積させ、この第２層間絶縁膜５３
の平坦化（ＢＰＳＧ膜フロー）を９００°Ｃ窒素中の１
０分程度のアニールにより行う。

この時、第２層間絶縁膜５３を前述のバイアスＥＣＲ法
で堆積させて、堆積と同時に平坦化されるようにしても
よい。

そして、平坦化された第２層間絶縁膜５３とその下の第
１層間絶縁膜（シリコン酸化膜６１）に対して、通常の
フォトリソエツチング工程により、第２図Ｑ′１）に示
すごとくスイッチングトランジスタ４３のソース・ドレ
インの他方の拡散層４６ｂに貫通するようにコンタクト
ホール５４を開ける。

その後、ＬＰＣＶＤ法でポリシリコンを１５００人堆積
させ、イオン注入法でリンをポリシリコンに導入した後
、スパッタ法でタングステンシリサイドを１５００人程
度再度堆積させ、そのポリシリコン／タングステンシリ
サイドの２層を通常のフォトリソエツチング工程により
バターニングすることによリ、前記コンタクトホール５
４を通して前記拡散層４６ｂに接続されるビットライン
５５を第２層間絶縁膜５３上に第２図（ｈ）に示すよう
に形成する。

最後に、その上の全表面に同第２図（ｈ）に示すように
バンシベーション膜５６を形成する。

第３図は、以上のようにして製造されたこの発明の一実
施例のＤＲＡＭセルにおけるキャパシタ容量を計算した
ものである。この第３図は、横軸にキャパシタの電荷蓄
積電極５０の高さｈをとり、その高さｈとの関係で縦軸
に容量を示す。この発明の一実施例のＤＲＡＭセルのキ
ャパシタによれば、第３図中に示すように、筒状の電荷
蓄積電極５０の高さ０．５μｍ以上の所（第１層間絶縁
膜４８より上の部分）は、内面および外面とも容量とし
て使用できる。実効的な誘電体薄膜５１の厚さＴｏｘｅ
ｆｆは５．５ｎｍとする。筒状の電荷蓄積電極５０の外
径が０．７　即、内径が０．５μｍの１６メガビツト対
応の場合の電荷蓄積電極高さｈによる容量を直線ａで示
す。また、電荷蓄積電極５０の外径が０．５μｍ　内径
が０．３　ｔｓの６４メガビツト対応の場７ 合の電荷蓄積電極高さｈによる容量を直線すに示す。ソ
フトエラー、センスアンプ感度、各種リーク要因により
決まる最低の必要容量値を約２０ｆＦとすると、直線す
から、電荷蓄積電極５ｏの高さｈを約１．５μｍとする
ことにより、６４メガビツト対応においても２０ｆＦ以
上の容量を確保でき、この発明の一実施例のＤＲＡＭセ
ルを６４メガピツ）ＤＲＡＭに使用することができるこ
とが分る。

また、１６メガビツト対応の場合は、２０ｆＦ以上の容
量を得る上で、電荷蓄積電極高さｈは０．８　ｔｎ＋程
度でよいことも直線ａから分る。このように、この発明
の一実施例の構造ならびに第１の実施例の製造方法によ
れば、電荷蓄積電極５０の筒を極端に高くすることなく
充分な容量を得ることができる。また、電荷蓄積電極５
０は筒状に立てるだけであるから、平面上の面積も小さ
くてすむ。

第４図はこの発明の製造方法の第２の実施例である。こ
の第２の実施例は、キャパシタの電荷蓄積電極を有底筒
状に形成する場合である。この第２の実施例では、第４
図（ａ）ないしくＣ）に示すように８ コンタクトホール４９の側壁面および底面を含む全面に
ポリシリコンロ４を形成するまでは第２図の第１の実施
例と同一工程をとる。そこで、ポリシリコンロ４の形成
工程までは第４図（ａ）ないしくＣ）中の第２図と同一
部分に第２図と同一符号を付してその説明を省略する。

コンタクトホール４９の側壁面および底面ならびにシリ
コン酸化膜６３の表面の全面にポリシリコンロ４を形成
したならば、次に第４図（ｄ）に示すようにその上の全
面に絶縁膜としてＡ、ＩｓＧ膜（ヒ素ドープの酸化膜）
６６をＣＶＤ法により堆積させ、コンタクトホール４９
を埋め込む。その後、アニールすることによりＡＳＳＧ
膜６６中のＡ３を低抵抗化のために（導電性をもたせる
ために）ポリシリコンロ４に拡散させる。

その後、ＡＳＳＧ膜６６を異方性エツチングすることに
より、この＾ＳＳＧ膜６６を第４図（ｅ）に示すように
コンタクＩ・ホール４９内にのみ残ス。

その後、コンタクトホール４９内に残存したＡ、ＳＧ膜
６６をマスクとして、シリコン酸化膜６３の表面上の露
出したポリシリコンロ４を第４図（ｆ）に示すように異
方性エツチングで除去する。これにより、ポリシリコン
ロ４はコンタクトホール４９内に有底筒状に残り、有底
筒状のキャパシタの電荷蓄積電極５０がセルファライン
で形成される。

この有底筒状電荷蓄積電極５０の底部は、コンタクトホ
ール４９底面の拡散層４６ａ表面に接する。

次に、３層構造第Ｉ層間絶縁膜４８の上層シリコン酸化
膜６３とコンタクトホール４９内の残存ＡＳＳＧ膜６６
を、フッ酸系ウェットエツチングあるいはドライエツチ
ングで第４図（８）に示すように同時に除去する。この
時、３層構造第１層間絶縁膜４８においては、中間層の
シリコン窒化膜６２がエツチングストッパとして作用す
る。したがって、このエツチングストッパで３層構造第
１層間絶縁膜４８のエツチング量を正確に制御して、＾
、ＳＧ膜６６膜上６シリコン酸化膜６３を同時に除去す
ることが可能となる。その後、３層構造第１層間絶縁膜
４８の中間層シリコン窒化膜６２も熱リン酸ウェットエ
ツチングにより除去する。これらによリ、有底筒状電荷
蓄積電極５０は中空状となり、かつ上方側部分はシリコ
ン酸化膜６１（Ｆｉ［＜なった第１層間絶縁膜４８）の
上方に突出した構造となる。

なお、この状態で、前述したＡ、ＳＧ膜６６からのＡ３
熱拡散に代えて、低抵抗化のための不純物ドープをイオ
ン注入で電荷蓄積電極５０に対して行ってもよい。その
ようにした時は、第４図（ｄ）で全面に形成されコンタ
クトホール４９を埋める絶縁膜として、ＡＳＳＧ膜６６
膜化６てホトレジストあるいは通常のＣＶＤ酸化膜を使
用することもできる。

次に、有底筒状電荷蓄積電極５０の内面、外面、上端面
を含む全面に第４図（ｂ）に示すようにキャパシタ誘電
体薄膜５１、具体的にはシリコン窒化膜を５〜１０ｎｍ
程度ＬＰＣＶＤ法により堆積させ、さらにその欠陥密度
低減、耐圧向上のために、９００°Ｃ前後のウェット酸
素雰囲気中でアニールを施す。

次に、同図のように、電荷蓄積電極５０の筒内を含む全
面にプレート電極となるポリシリコンロ５を約２５００
人Ｌ　Ｐ　ＣＶ　Ｄ法で堆積させ、これに通常のす１ ン拡散法により不純物を導入する。

しかる後、このポリシリコンロ５をフォトリソエツチン
グ工程によりパターニングして第４図（ｉ）に示すよう
に電荷蓄積電極５０部分および必要部分にのみ残すこと
により、この筒状の電荷蓄積電極５０をその内側および
外側から覆うプレート電極５２を形成する。この時、キ
ャパシタ誘電体薄膜５１もプレート電極５２と同一形状
にパターニングされる。

しかる後、同第４図０）のように、全面に第２層間絶縁
膜５３（ＮＳＣＳ上膜００人とＢＰＳＧ膜５０００人程
度再度ＣＶＤ法で堆積させ、この第２層間絶縁膜５３の
平坦化（ＢＰＳＧ膜フロー）を９００°Ｃ窒素中の１０
分程度のアニールにより行う。

この時、第２層間絶縁膜５３をバイアスＥＣＲ法で堆積
させて、堆積と同時に平坦化されるようにしてもよい。

そして、平坦化された第２層間絶縁膜５３とその下の第
１層間絶縁膜（シリコン酸化膜６１）に対して、通常の
フォトリソエツチング工程により、２ 第４図ｆｊ）に示すごとくスイッチングトランジスタ４
３のソース・ドレインの他方の拡散層４６ｂに貫通する
ようにコンタクトホール５４を開ける。

その後、ＬＰＣＶＤ法でポリシリコンを１５００人堆積
させ、イオン注入法でリンをポリシリコンに導入した後
、スパッタ法でタングステンシリサイドを１５００人程
度再度堆積させ、そのポリシリコン／タングステンシリ
サイドの２層を通常のフォトリソエツチング工程により
パターニングすることにより、前記コンタクトホール５
４を通して前記拡散層４６ｂに接続されるビットライン
５５を第２層間絶縁膜５３上に第４図０）に示すように
形成する。

最後に、その上の全表面に同第４図０）に示すようにパ
ッシベーション膜５６を形成する。

（発明の効果） 以上詳細に説明したように、この発明の半導体記憶装置
およびその製造方法によれば、次のような効果を得るこ
とができる。

■　キャパシタの電荷蓄積電極は筒状または有底筒状に
立てるだけであるから、平面上での面積を小さくするこ
とができる。

■　筒状または有底筒状電荷蓄積電極の上方側部分は内
面、外面とも容量として使用されるため、上述のように
平面上での面積が小さいことに加えて、電荷蓄積電極の
筒を極端に高くすることなく充分な容量を得ることがで
きる。さらに、電荷蓄積電極の筒を極端に高くする必要
がなければ、その後のプレート電極形成などでのフォト
リソが困難になることも防止できる。

■　筒状または有底筒状電荷蓄積電極は、製造工程の途
中において、厚い眉間絶縁膜のコンタクトホール内にセ
ルファラインで形成できる。したがって、電荷蓄積電極
パターニングのためのフォトリソエツチング工程を省略
することができ、製造工程を簡略化できる。この発明に
よれば１．キャパシタ形成に関してフォトリソエツチン
グ工程は、コンタクトホール形成とプレート電極パター
ニングの２回であり、これは、第６図の改良型従来例の
４回に比較しては勿論のこと、第５図の通常型従来例の
３回に比べても少ない。したがって、製造コストを下げ
ることができる。さらに、電荷蓄積電極をセルファライ
ンで形成できれば、スタックド・キャパシタ製造で最も
困難であった電荷蓄積電極バターニングを容易として、
歩留り、能率を上げることができる。

■　電荷蓄積電極を前記厚い層間絶縁膜のコンタクトホ
ール内に形成した後、該層間絶縁膜を一定の深さまでエ
ツチング除去して電荷蓄積電極の上方側部分を層間絶縁
膜上に突出させる際、該層間絶縁膜を酸化膜／窒化膜／
酸化膜の３Ｎ構造で構成して、前記窒化膜をエツチング
ストッパとして層間絶縁膜のエツチングを行うことによ
り、この層間絶縁膜のエツチング量、換言すれば電荷蓄
積電極の突出量を再現性よく一定とすることができる。

したがって、決まった容量面積を再現性良く確保するこ
とができ、一定容量のキャパシタを再現性よく製造する
ことができる。また特に第５のこの発明では、前記窒化
膜をマスクとして３層構造絶縁膜のエラチン５ グ量を正確に制御して、該３層構造絶縁膜の上層酸化膜
とコンタクトホール内の埋込み絶縁膜を同時に除去する
ことができ、工程の簡略化を図ることができる。

■　コンタクトホール内の前記埋込み絶縁膜は、コンタ
クトホールの底面に多結晶半導体層を残してキャパシタ
の電荷蓄積電極を有底筒状に形成するためのマスクとし
て作用するが、この絶縁膜として第６のこの発明のよう
に不純物ドープの絶縁膜を用いれば、この絶縁膜からの
不純物拡散により電荷蓄積電極に低抵抗化のための不純
物をドープすることが可能となり、不純物ドープ工程を
新たに付は加える必要がないので、工程を簡略化できる
。

■　キャパシタの電荷蓄積電極を有底筒状に形成すれば
、コンタクトホールの底面も電極材料である多結晶半導
体層となるので、このコンタクトホールの底面部にも他
の部分と同様に良質のキャパシタ誘電体薄膜を形成する
ことができ、キャパシタの品質を向上させることができ
る。

６ ■　以上の効果から１６メガビツトＤＲＡＭは勿論のこ
と６４メガビットＤＲＡＭに充分に適用可能で、ＤＲＡ
Ｍ技術の発展に大きく貢献する。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例を示す平
面図および断面図、第２図はこの発明の半導体記憶装置
の製造方法の第１の実施例を示す工程断面図、第３図は
第２図の方法により製造されたこの発明の一実施例の装
置におけるキャパシタ容量の計算例を示す特性図、第４
図はこの発明の半導体記憶装置の製造方法の第２の実施
例を示す工程断面図、第５図は従来の通常型スタックド
・キャパシタ・セルを示す断面図、第６図は改良型スタ
ックド・キャパシタ・セルの製造工程断面図である。 ４１・・・Ｐ型シリコン基板、４３・・・スイッチング
トランジスタ、４６ａ・・・拡散層、４８・・・第１層
間絶縁膜、４９・・・コンタクトホール、５０・・・電
荷蓄積電極、５１・・・キャパシタ誘電体薄膜、５２・
・・プレート電極、６１・・・シリコン酸化膜、６２・
・・シリコ ン窒化膜、 ・・・シリ コ ン酸化膜、 ４・・・ポリ シリコン、 ・・・へｓＳＧ膜。 従来の改良型ス タックド・キャパシタ・セルの製造工程第６図

Claims (6)

【特許請求の範囲】
1. （１）（ａ）半導体基板と、 （ｂ）この半導体基板に形成されたトランスファゲート
   としてのスイッチングトランジスタと、（ｃ）このスイ
   ッチングトランジスタが形成された前記基板上の全面を
   覆う絶縁膜と、 （ｄ）この絶縁膜に前記スイッチングトランジスタのソ
   ース・ドレインの一方の拡散層上で開けられたコンタク
   トホールと、 （ｅ）このコンタクトホールの側壁面から前記絶縁膜の
   上方に筒状に突出するように設けられ、下端はコンタク
   トホール底面の前記拡散層表面に接する筒状のキャパシ
   タの電荷蓄積電極と、 （ｆ）この筒状の電荷蓄積電極の内面、外面および上端
   面ならびにコンタクトホールの底面に形成されたキャパ
   シタ誘電体薄膜と、
2. （２）このキャパシタ誘電体薄膜を挾んで前記筒状の電
   荷蓄積電極をその内側と外側から覆うように形成された
   キャパシタのプレート電極とを具備してなる半導体記憶
   装置。 （２）（ａ）半導体基板と、 （ｂ）この半導体基板に形成されたトランスファゲート
   としてのスイッチングトランジスタと、（ｃ）このスイ
   ッチングトランジスタが形成された前記基板上の全面を
   覆う絶縁膜と、 （ｄ）この絶縁膜に前記スイッチングトランジスタのソ
   ース・ドレインの一方の拡散層上で開けられたコンタク
   トホールと、 （ｅ）このコンタクトホール底面の前記拡散層表面に底
   部が接し、かつコンタクトホールの側壁面から前記絶縁
   膜の上方に筒状に突出するように設けられた有底筒状の
   キャパシタの電荷蓄積電極と、（ｆ）この有底筒状の電
   荷蓄積電極の内面、外面および上端面に形成されたキャ
   パシタ誘電体薄膜と、 （ｇ）このキャパシタ誘電体薄膜を挾んで前記有底筒状
   の電荷蓄積電極をその内側と外側から覆うように形成さ
   れたキャパシタのプレート電極とを具備してなる半導体
   記憶装置。
3. （３）（ａ）半導体基板にトランスファゲートとしての
   スイッチングトランジスタを形成する工程と、（ｂ）そ
   のスイッチングトランジスタが形成された前記基板上の
   全面に厚く絶縁膜を形成する工程と、 （ｃ）その絶縁膜に前記スイッチングトランジスタのソ
   ース・ドレインの一方の拡散層上でコンタクトホールを
   開ける工程と、 （ｄ）多結晶半導体層の全面形成および異方性エッチン
   グにより、前記コンタクトホールの側壁面に残存多結晶
   半導体層からなる筒状のキャパシタの電荷蓄積電極を形
   成する工程と、 （ｅ）その後、前記絶縁膜を一定の深さまでエッチング
   除去することにより、前記電荷蓄積電極の上方側部分を
   前記絶縁膜上に突出させる工程と、（ｆ）その後、筒状
   の電荷蓄積電極の内面、外面および上端面ならびにコン
   タクトホール底面にキャパシタ誘電体薄膜を形成し、さ
   らに筒状の電荷蓄積電極をその内側および外側から覆う
   ようにキャパシタのプレート電極を形成する工程とを具
   備してなる半導体記憶装置の製造方法。
4. （４）スイッチングトランジスタが形成された半導体基
   板の全面を覆う厚い絶縁膜は酸化膜／窒化膜／酸化膜の
   ３層構造であり、前記絶縁膜を一定の深さまでエッチン
   グ除去する際は、窒化膜をエッチングストッパとして使
   用することを特徴とする請求項（３）記載の半導体記憶
   装置の製造方法。
5. （５）（ａ）半導体基板にトランスファゲートとしての
   スイッチングトランジスタを形成する工程と、（ｂ）そ
   のスイッチングトランジスタが形成された前記基板上の
   全面に酸化膜／窒化膜／酸化膜の３層構造の厚い絶縁膜
   を形成する工程と、 （ｃ）その絶縁膜に前記スイッチングトランジスタのソ
   ース・ドレインの一方の拡散層上でコンタクトホールを
   開ける工程と、 （ｄ）そのコンタクトホールの側壁面および底面ならび
   に前記絶縁膜表面の全面に多結晶半導体層を形成し、さ
   らにその上に絶縁膜を堆積させて前記コンタクトホール
   を埋め込む工程と、 （ｅ）この絶縁膜を全面異方性エッチングによりコンタ
   クトホール内にのみ残す工程と、 （ｆ）この残存絶縁膜をマスクとして、前記３層構造絶
   縁膜表面の露出した多結晶半導体層を除去することによ
   り、該多結晶半導体層をコンタクトホール内にのみ有底
   筒状に残し、有底筒状のキャパシタの電荷蓄積電極を形
   成する工程と、 （ｇ）その後、コンタクトホール内の残存絶縁膜と３層
   構造絶縁膜の上層酸化膜を、３層構造においては中間層
   の窒化膜をマスクとして同時に除去し、さらに中間層の
   窒化膜を除去することにより、３層構造絶縁膜の下層酸
   化膜上に前記電荷蓄積電極の上方側部分を突出させる工
   程と、 （ｈ）その後、有底筒状の電荷蓄積電極の内面、外面お
   よび上端面にキャパシタ誘電体薄膜を形成し、さらに有
   底筒状の電荷蓄積電極をその内側および外側から覆うよ
   うにキャパシタのプレート電極を形成する工程とを具備
   してなる半導体記憶装置の製造方法。
6. （６）多結晶半導体層を全面に形成した後、その上に堆
   積される絶縁膜は不純物ドープの絶縁膜とし、この絶縁
   膜の堆積後、この絶縁膜から前記多結晶半導体層に導電
   性をもたせるために不純物を拡散によりドーピングする
   ことを特徴とする請求項（５）記載の半導体記憶装置の
   製造方法。