JPH03175382A

JPH03175382A - 半導体集積回路

Info

Publication number: JPH03175382A
Application number: JP1315815A
Authority: JP
Inventors: Hideki Matsuura; 英樹松浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-12-04
Filing date: 1989-12-04
Publication date: 1991-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に間し、特に内部に大規模マク
ロを有するマスタースライス型の半導体集積回路に関す
る。

〔従来の技術〕

従来、この種のマスタースライス型半導体集積回路とし
て、第４図に示すようなものがある。同図に示すように
、内蔵された大規模マクロ１のテストのため、通常動作
に用いる入力端子５１〜６２の他に、テスト専用端子４
０〜４３及び６３〜６３を設け、その端子から直接大規
模マクロにアクセスをしテストを行ない、その他の回路
部分はスキャンパステスト法等を用いテストの容易化を
図っていた。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は、内蔵された大規模マ
クロの出力端子６〜９が他の内部回路の入力端子６７〜
７０あるいはテスト用出力端子６３〜６６に接続されて
いるだけの構成となっているので、大規模マクロ１の出
力端子以降のテストを行なう場合には、マクロの入力端
子２〜５に複雑なパターンを入力し、マクロの出力端子
６〜９の状態を決定しなければならない。従ってこの大
規模マクロのすべての出力状態を作り出すには膨大なテ
ストパターンが必要となる。これはマクロの規模が増大
し回路構成が複雑になるにつれてさらに顕著となる。そ
の結果膨大な試験用パターンの作成に長時間を要し、製
品の開発期間の増大を招く。また膨大なテストパターン
数のため実際の半導体集積回路のテスト時間も増大する
という欠点がある。

本発明の目的は、テストパターンの減少が可能な半導体
集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は少なくとも１つのマクロを内
蔵した半導体集積回路において、前記マクロの出力を第
１の入力信号としテスト信号を第２の入力信号とし制御
信号に応答して前記第１又は第２の入力信号のどちらか
を出力する選択手段を有することを特徴とする。

〔実施例〕次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を説明するための回路図
である。内部大規模マクロ１は入力端子２〜５及び出力
端子６〜９を有しており、データセレクタ用マクロ１０
〜１３は、テスト信号入力端子１４〜１７の状態に応じ
て大規模マクロの出力データが印加される入力端子１８
〜２１またはもう一方の入力端２２〜２５のいずれかを
選択して出力端子２６〜２９へ出力する機能を持つ。デ
ータセレクタマクロ３０〜３３の出力はそれぞれ大規模
マクロの入力端子２〜５へ接続され、テスト用外部端子
４０〜４３からの信号及び内部回路からの通常動作時の
信号３４〜３７を入力としている。どちらの信号を選択
するかはテスト及び通常動作切替信号人力３９によって
決定される。

第２図は第１図に示したデータセレクタマクロ１０〜１
３及び３０〜３３の回路構成例を示す図である０Ｍ０Ｓ
トランジスタ４８乃至５１は互いにソース・ドレイン同
志を接続することによりトランスファゲートを構成し、
その出力は共に出力端子５２に接続されている。

本実施例において、大規模マクロ１のテストを行なう時
は、テスト端子３９をロウレベルとすることにより、デ
ータセレクタマクロ３０〜３３は入力端子２〜５に対し
てテスト用の入力端子は４０〜４３を接続する。次に大
規模マクロ１を除く部分のテストを行う場合は、まずテ
スト端子３８をロウレベルとする。これにより、データ
セレクタ１０〜１３の出力はデータセレクタ１０〜１３
の入力端子２２〜２５に印加されたレベルが選択されて
出力されることになる。ここで入力端子２２〜２５は大
規模マクロの入力端子２〜らに接続されているため、テ
スト端子３９をハイレベルとすることにより、データセ
レクタマクロ３０〜３３は通常動作時の信号３４〜３７
が印加され、大規模マクロ１を介さない回路構成となる
ため、複雑な回路構成の大規模マクロ１には無関係なテ
ストパターンの作成が可能となる。また、テスト端子３
９がロウレベルの場合には、テスト端子４０〜４３より
直接データセレクタ１０〜１３の出力にデータをセット
できるため、出力端子２６〜２９以降のテストが容易に
行なえる。つまり本実施例により、出力端子６〜９のあ
らゆる状態を任意に決定し、大規模マクロ１以外のテス
トを行なうことが可能となる。

また、テストモード時以外、つまりテスト端子３９がハ
イレベル、３８がロウレベル時には、データセレクタは
本回路の通常動作に何ら影響を与えない。

第３図は本発明の第２の実施例を説明するための回路図
である。フリップフロップ５５〜５８の出力はデータセ
レクタ１０〜１３の一方の入力端子２２〜２５に接続さ
れると共に、次段のフリップフロップのデータにも接続
されている。つまりフリップフロップ５５〜５８により
、テストデータ入力端子５３からのデータを入力とする
シフトレジスタが形成されている。テストクロック入力
端子５４にはフリップフロップ５５〜５８に共通したク
ロックが入力される。本実施例では、大規模マクロ１を
除く部分のテスト時、データセレクタ１０〜１３へのデ
ータ設定は、シフトレジスタ５５〜５８で行なわれるた
め、大規模マクロ１の出力端子数にかかわらず、テスト
に必要な入力端子はテスト端子３８以外に初段のフリッ
プフロップのデータ入力と、クロック入力のわずかな２
本ですむという利点がある。

〔発明の効果〕

以上説明したように本発明は、大規模マクロを含む半導
体集積回路において内蔵された大規模マクロの出力端子
にデータセレクタマクロを接続することにより、大規模
マクロを除く部分のテスト時には、大規模マクロの入出
力端子を理論的に接続したり、大規模マクロの出力ライ
ンのレベルを集積回路外部端子より直接設定することが
可能になり、大規模マクロを除く回路部分のテストが容
易に行なえ、テストパターンの減少、ひいてはテスト時
間の減少を可能とする効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図のデータセレクタの構成例を示す回路図、第３図
は本発明の第２の実施例を示す回路図、第４図は従来の
半導体集積回路の回路図である。１・・・内部大規模マクロ、２〜５・・・内部大規模マ
クロ入力端子、６〜９・・・内部大規模マクロ出力端子
、１０〜１３．３０〜３３・・・データセレクタマクロ
、１４〜１７・・・テスト信号入力端子、１８〜２５・
・・データセレクタマクロデータ入力端子、２６〜２９
・・・データセレクタ出力端子、３４〜３７・・・マク
ロ１の入力端子へ印加される内部回路出力信号、３８．
３９・・・テスト信号入力端子、４０〜４３・・・テス
トデータ入力端子、５５〜５８・・・フリップフロップ
マクロ、５３・・・テストデータ入力端子、５４・・・
クロック入力端子。

Claims

【特許請求の範囲】１、少なくとも１つのマクロを内蔵した半導体集積回路
において、前記マクロの出力を第１の入力信号としテス
ト信号を第２の入力信号とし制御信号に応答して前記第
１又は第２の入力信号のどちらかを出力する選択手段を
有することを特徴とする半導体集積回路。２、前記テスト信号を前記マクロの入力信号とするか外
部端子から入力された信号とするかを選択する手段を有
することを特徴とする請求項１記載の半導体集積回路。３、外部からの信号を入力とし前記テスト信号を発生さ
せるシフトレジスタを有することを特徴とする請求項１
記載の半導体集積回路。