JPH03175538A - 二重化処理装置 - Google Patents
二重化処理装置Info
- Publication number
- JPH03175538A JPH03175538A JP1315844A JP31584489A JPH03175538A JP H03175538 A JPH03175538 A JP H03175538A JP 1315844 A JP1315844 A JP 1315844A JP 31584489 A JP31584489 A JP 31584489A JP H03175538 A JPH03175538 A JP H03175538A
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- Pending
Links
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- IERHLVCPSMICTF-XVFCMESISA-N CMP group Chemical group P(=O)(O)(O)OC[C@@H]1[C@H]([C@H]([C@@H](O1)N1C(=O)N=C(N)C=C1)O)O IERHLVCPSMICTF-XVFCMESISA-N 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 239000013317 conjugated microporous polymer Substances 0.000 description 1
- 210000003643 myeloid progenitor cell Anatomy 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御の中央処理装置におけ
る二重化処理装置に関する。
る二重化処理装置に関する。
従来、小型中央処理装置（マイクロプロセッサチップ）
における二重化処理装置では、マスタ及びスレーブ指定
が可能で２つのチップのアドレスバス、データバスを相
互に接続し一方をマスタ指定し、他方をスレーブ指定し
て比較結果を出力しいずれかのＣＰＵの障害を検出して
いた。
における二重化処理装置では、マスタ及びスレーブ指定
が可能で２つのチップのアドレスバス、データバスを相
互に接続し一方をマスタ指定し、他方をスレーブ指定し
て比較結果を出力しいずれかのＣＰＵの障害を検出して
いた。
上述した従来の二重化処理装置では、障害はＣＰＵの外
部に出力されるアドレスバス及びデータバスの比較によ
って行われるために、メモリアクセスの時点まで障害が
検出できない、また検出できてもそれ以前のどこで障害
が発生したか解析することが不可能であるという欠点が
あった。
部に出力されるアドレスバス及びデータバスの比較によ
って行われるために、メモリアクセスの時点まで障害が
検出できない、また検出できてもそれ以前のどこで障害
が発生したか解析することが不可能であるという欠点が
あった。
本発明の目的は、マイクロプログラムアドレス（以下マ
イクロアドレスと記す）のパリティと演算結果フラグを
比較することによって、比較対象を最小の外部端子で拡
張可能とし、更にその時点でのマイクロアドレスを保存
することにより、障害解析を容易に出来る二重化処理装
置を提供することにある。
イクロアドレスと記す）のパリティと演算結果フラグを
比較することによって、比較対象を最小の外部端子で拡
張可能とし、更にその時点でのマイクロアドレスを保存
することにより、障害解析を容易に出来る二重化処理装
置を提供することにある。
本発明の二重化処理装置は、マイクロプログラム制御の
ＣＰＵにおいて、前記ＣＰＵはマスタ及びスレーブの指
定を可能とする指定手段と、前記マスタ指定時はメモリ
アクセス時にアドレスとデータバスにアドレスバスとデ
ータをそれぞれ出力する出力手段と、前記スレーブ指定
時は前記アドレスバスとデータバスを入力として内部に
持つアドレスレジスタ及びデータレジスタと比較して比
較結果を出力する比較手段と、マイクロアドレスのパリ
ティと演算結果条件フラグが前記マスタ指定時は出力さ
れ、前記スレーブ指定時は入力となって比較結果を出力
し、その時点のマイクロアドレスを保存する内部レジス
タとを備えることを特徴とし、前記ＣＰＵは小型中央処
理装置のマイクロプロセッサチップであることを特徴と
する。
ＣＰＵにおいて、前記ＣＰＵはマスタ及びスレーブの指
定を可能とする指定手段と、前記マスタ指定時はメモリ
アクセス時にアドレスとデータバスにアドレスバスとデ
ータをそれぞれ出力する出力手段と、前記スレーブ指定
時は前記アドレスバスとデータバスを入力として内部に
持つアドレスレジスタ及びデータレジスタと比較して比
較結果を出力する比較手段と、マイクロアドレスのパリ
ティと演算結果条件フラグが前記マスタ指定時は出力さ
れ、前記スレーブ指定時は入力となって比較結果を出力
し、その時点のマイクロアドレスを保存する内部レジス
タとを備えることを特徴とし、前記ＣＰＵは小型中央処
理装置のマイクロプロセッサチップであることを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本実施例は小型中央処理装置（マイク
ロプロセッサチップ）（以下ＣＰＵ）１゜２からなる。
ロプロセッサチップ）（以下ＣＰＵ）１゜２からなる。
１１．２１は共にマイクロプログラムシーケンサ〈以下
５ＱＣ）であり、１２．２２は共にマイクロプログラム
カウンタ（以下ＣＮＴ）である。
５ＱＣ）であり、１２．２２は共にマイクロプログラム
カウンタ（以下ＣＮＴ）である。
ＣＮＴ１２，２２の出力はそれぞれパリティゼネレータ
（以下ＰＧＮ）１３．２３によってパリティゼネレータ
され、方向制御回路（以下ＤＲＣ）１５．２５により端
子１３ａ、２３ａに出力される。
（以下ＰＧＮ）１３．２３によってパリティゼネレータ
され、方向制御回路（以下ＤＲＣ）１５．２５により端
子１３ａ、２３ａに出力される。
また、１４．２４は共に演算器（以下ＡＬＵ）であり、
その演算結果の条件フラグ２ビツト（オールゼロ＝００
．負＝０１．正＝１０．オーバフロー＝１１）がＤＲＣ
ｌ５．２５により端子１４ａ、２４ａに出力されている
。ＤＲＣｌ５．２５は外部入力端子１５ａ、２５ａによ
り制御される。
その演算結果の条件フラグ２ビツト（オールゼロ＝００
．負＝０１．正＝１０．オーバフロー＝１１）がＤＲＣ
ｌ５．２５により端子１４ａ、２４ａに出力されている
。ＤＲＣｌ５．２５は外部入力端子１５ａ、２５ａによ
り制御される。
外部入力端子１５ａ、２５ａは入力が“１”のときマス
タ指定で信号は内部から外部に流れ、“０”の時スレー
ブ指定で信号は外部から比較器（以下ＣＭＰ）１６．２
６に流れる。ＣＭＰ１６，２６はＡ個入力とＢ個入力を
比較して一致か否かを端子１６ａ、２６ａに出力する。
タ指定で信号は内部から外部に流れ、“０”の時スレー
ブ指定で信号は外部から比較器（以下ＣＭＰ）１６．２
６に流れる。ＣＭＰ１６，２６はＡ個入力とＢ個入力を
比較して一致か否かを端子１６ａ、２６ａに出力する。
但し出力にはゲー）１６１，２６１によりスレーブの時
のみ出力が有効となっている。
のみ出力が有効となっている。
また、アドレスレジスタ（以下ＡＤＨ）１７゜２７はＤ
ＲＣｌ ５により、端子群１７ａ、２７ａに出力されて
いる。同様にデータレジスタ（以下ＤＴＲ）１８．２８
はＤＲＣ１５により、端子群１８ａ、２８ａに出力され
ている。
ＲＣｌ ５により、端子群１７ａ、２７ａに出力されて
いる。同様にデータレジスタ（以下ＤＴＲ）１８．２８
はＤＲＣ１５により、端子群１８ａ、２８ａに出力され
ている。
次に本実施例の動作について説明する。
ＣＰＵＩ、２はマスタＣＰＵ、スレーブＣＰＵとして接
続されている。メモリリードアクセス時は、マスタＣＰ
Ｕがアドレスを外部に出力する。
続されている。メモリリードアクセス時は、マスタＣＰ
Ｕがアドレスを外部に出力する。
スレーブＣＰＵはマスタＣＰＵのアドレスを内部に入力
し、自身のアドレスと比較する。比較の結果両アドレス
が等しくないと判定された場合、端子２６ａにハイレベ
ルが出力される。
し、自身のアドレスと比較する。比較の結果両アドレス
が等しくないと判定された場合、端子２６ａにハイレベ
ルが出力される。
同様に、マイクロアドレスのパリティまたは演算結果の
状態フラグが両ＣＰＵＩ、２で異なる時、同じようにし
て端子２６ａにハイレベルが出力される。端子２６ａに
ハイレベルが出力されることにより、マイクロアドレス
の内容が障害アドレスレジスタ（以下ＦＡＤ）１９，２
９に保存される。
状態フラグが両ＣＰＵＩ、２で異なる時、同じようにし
て端子２６ａにハイレベルが出力される。端子２６ａに
ハイレベルが出力されることにより、マイクロアドレス
の内容が障害アドレスレジスタ（以下ＦＡＤ）１９，２
９に保存される。
〔発明の効果ゴ
以上説明したように本発明は、比較するための情報線を
２本（ＰＧＮからの情報線とＡＬＵからの情報線）を増
やすのみで、より詳細な比較をできる。また障害時のマ
イクロアドレスを保存することにより、容易に障害解析
できる効果がある。
２本（ＰＧＮからの情報線とＡＬＵからの情報線）を増
やすのみで、より詳細な比較をできる。また障害時のマ
イクロアドレスを保存することにより、容易に障害解析
できる効果がある。
第１図は本発明の一実施例の示すブロック図でである。
１．２・・・中央処理装置（ＣＰＵ）、１１．２１・・
・マイクロプログラムシーケンサ（ＳＱＣ）、１２．２
２・・・マイクロプログラムカウンタ（ＣＮＴ）、１３
．２３・・・パリティゼネレータ（ＰＧＮ）、１４．２
４・・・演算器（ＡＬＵ）、１５．２５・・・方向制御
回路（ＤＲＣ）、１６．２６・・・比較器（ＣＭＰ）、
１７．２７・・・アドレスレジスタ（ＡＤＲ）、１８．
２８・・・データレジスタ（ＤＴＲ＞、１９．２９・・
・障害アドレスレジスタ（ＦＡＲ）。
・マイクロプログラムシーケンサ（ＳＱＣ）、１２．２
２・・・マイクロプログラムカウンタ（ＣＮＴ）、１３
．２３・・・パリティゼネレータ（ＰＧＮ）、１４．２
４・・・演算器（ＡＬＵ）、１５．２５・・・方向制御
回路（ＤＲＣ）、１６．２６・・・比較器（ＣＭＰ）、
１７．２７・・・アドレスレジスタ（ＡＤＲ）、１８．
２８・・・データレジスタ（ＤＴＲ＞、１９．２９・・
・障害アドレスレジスタ（ＦＡＲ）。
Claims (1)
- 【特許請求の範囲】 １、マイクロプログラム制御の中央処理装置（以下ＣＰ
Ｕ）において、前記ＣＰＵはマスタ及びスレーブの指定
を可能とする指定手段と、前記マスタ指定時はメモリア
クセス時にアドレスバスとデータバスにアドレスとデー
タをそれぞれ出力する出力手段と、前記スレーブ指定時
は前記アドレスバスとデータバスを入力として内部に持
つアドレスレジスタ及びデータレジスタと比較して比較
結果を出力する比較手段と、マイクロプログラムアドレ
スのパリテイと演算結果条件フラグが前記マスタ指定時
は出力され、前記スレーブ指定時は入力となつて比較結
果を出力し、その時点のマイクロプログラムアドレスを
保存する内部レジスタとを備えることを特徴とする二重
化処理装置。 ２、前記ＣＰＵは小型中央処理装置のマイクロプロセッ
サチップであることを特徴とする請求項１記載の二重化
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315844A JPH03175538A (ja) | 1989-12-04 | 1989-12-04 | 二重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315844A JPH03175538A (ja) | 1989-12-04 | 1989-12-04 | 二重化処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175538A true JPH03175538A (ja) | 1991-07-30 |
Family
ID=18070264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315844A Pending JPH03175538A (ja) | 1989-12-04 | 1989-12-04 | 二重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03175538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748873A (en) * | 1992-09-17 | 1998-05-05 | Hitachi,Ltd. | Fault recovering system provided in highly reliable computer system having duplicated processors |
| KR100324154B1 (ko) * | 1997-04-22 | 2002-06-24 | 포만 제프리 엘 | 우수한 데이터 완전성을 제공하는 저장 서브시스템용 압축 및데이터 처리 칩 및 그 방법 |
-
1989
- 1989-12-04 JP JP1315844A patent/JPH03175538A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748873A (en) * | 1992-09-17 | 1998-05-05 | Hitachi,Ltd. | Fault recovering system provided in highly reliable computer system having duplicated processors |
| KR100324154B1 (ko) * | 1997-04-22 | 2002-06-24 | 포만 제프리 엘 | 우수한 데이터 완전성을 제공하는 저장 서브시스템용 압축 및데이터 처리 칩 및 그 방법 |
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