JPH0652013A - トレース回路 - Google Patents
トレース回路Info
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- JPH0652013A JPH0652013A JP4202566A JP20256692A JPH0652013A JP H0652013 A JPH0652013 A JP H0652013A JP 4202566 A JP4202566 A JP 4202566A JP 20256692 A JP20256692 A JP 20256692A JP H0652013 A JPH0652013 A JP H0652013A
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- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 トレース回路に使用されているトレースメモ
リのライトサイクル時間より、マイクロコンピュータの
最小命令サイクルの方が短い場合に発生する、実行履歴
格納時のトレースデータ（エミュレーション実行の履
歴）の欠落を防止する。 【構成】 トレースメモリを２系統２１，２２設け、こ
の２つのトレースメモリ２１，２２にトレースデータＴ
Ｄを交互に格納する。これにより、トレースメモリ２
１，２２のライトサイクルの約半分の時間の最小命令サ
イクルのマイクロコンピュータに対しても、トレースデ
ータＴＤのデータ欠落をなくして該トレースデータＴＤ
を全て格納できる。
リのライトサイクル時間より、マイクロコンピュータの
最小命令サイクルの方が短い場合に発生する、実行履歴
格納時のトレースデータ（エミュレーション実行の履
歴）の欠落を防止する。 【構成】 トレースメモリを２系統２１，２２設け、こ
の２つのトレースメモリ２１，２２にトレースデータＴ
Ｄを交互に格納する。これにより、トレースメモリ２
１，２２のライトサイクルの約半分の時間の最小命令サ
イクルのマイクロコンピュータに対しても、トレースデ
ータＴＤのデータ欠落をなくして該トレースデータＴＤ
を全て格納できる。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータ等の開発サポートツールであるインサーキッ
トエミュレータ（in-circuit emulator)におけるエミュ
レーション実行履歴であるトレースデータをとるトレー
ス回路に関するものである。
ンピュータ等の開発サポートツールであるインサーキッ
トエミュレータ（in-circuit emulator)におけるエミュ
レーション実行履歴であるトレースデータをとるトレー
ス回路に関するものである。
【０００２】
【従来の技術】従来、ワンチップマイクロコンピュータ
等の開発サポートツールであるインサーキットエミュレ
ータを用いてデバッグ等が行われている。エミュレーシ
ョン(emulation）とは、あるマイクロコンピュータが別
のマイクロコンピュータの命令体系を、ハードウェアや
マイクロプログラムによるファームウェアによって擬似
的に実行することである。このようなエミュレーション
を行うソフトウェアあるいはハードウェア装置をエミュ
レータ(emulator)という。エミュレータは、ハードウェ
アにインストラクション（命令）の解釈処理機能を持つ
ため、処理速度が高いという利点を有している。従来、
ワンチップマイクロコンピュータ等のインサーキットエ
ミュレータにおけるトレース回路では、該ワンチップマ
イクロコンピュータのエミュレーション実行の履歴（ト
レースデータ）をとるために、読み書き可能なトレース
メモリを備え、プログラムカウンタや各種レジスタの履
歴を格納している。そして、このトレースメモリに格納
されたデータを中央処理装置（以下、ＣＰＵという）で
実行することにより、開発対象となるプログラムのデバ
ッグ等を行っている。
等の開発サポートツールであるインサーキットエミュレ
ータを用いてデバッグ等が行われている。エミュレーシ
ョン(emulation）とは、あるマイクロコンピュータが別
のマイクロコンピュータの命令体系を、ハードウェアや
マイクロプログラムによるファームウェアによって擬似
的に実行することである。このようなエミュレーション
を行うソフトウェアあるいはハードウェア装置をエミュ
レータ(emulator)という。エミュレータは、ハードウェ
アにインストラクション（命令）の解釈処理機能を持つ
ため、処理速度が高いという利点を有している。従来、
ワンチップマイクロコンピュータ等のインサーキットエ
ミュレータにおけるトレース回路では、該ワンチップマ
イクロコンピュータのエミュレーション実行の履歴（ト
レースデータ）をとるために、読み書き可能なトレース
メモリを備え、プログラムカウンタや各種レジスタの履
歴を格納している。そして、このトレースメモリに格納
されたデータを中央処理装置（以下、ＣＰＵという）で
実行することにより、開発対象となるプログラムのデバ
ッグ等を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のトレース回路では、使用するトレースメモリのライ
トサイクル時間（書込みサイクル時間）により、該トレ
ース回路の動作速度の上限が決まってしまい、それより
高速な最小命令サイクルのワンチップマイクロコンピュ
ータのトレース回路としては使用することができなかっ
た。つまり、トレースメモリのライトサイクル時間より
も、ワンチップマイクロコンピュータの最小命令サイク
ルの方が短くなると、プログラムカウンタや各種レジス
タの履歴を格納する場合に、十分なライト時間をかける
ことができないため、該トレースメモリに格納されたデ
ータに欠落が生じてしまう。本発明は、前記従来技術が
持っていた課題として、トレース回路に使用されている
トレースメモリのライトサイクル時間よりマイクロコン
ピュータの最小命令サイクルの方が短いときに発生する
実行履歴格納時のトレースデータの欠落といった点につ
いて解決した、インサーキットエミュレータにおけるト
レース回路を提供するものである。
成のトレース回路では、使用するトレースメモリのライ
トサイクル時間（書込みサイクル時間）により、該トレ
ース回路の動作速度の上限が決まってしまい、それより
高速な最小命令サイクルのワンチップマイクロコンピュ
ータのトレース回路としては使用することができなかっ
た。つまり、トレースメモリのライトサイクル時間より
も、ワンチップマイクロコンピュータの最小命令サイク
ルの方が短くなると、プログラムカウンタや各種レジス
タの履歴を格納する場合に、十分なライト時間をかける
ことができないため、該トレースメモリに格納されたデ
ータに欠落が生じてしまう。本発明は、前記従来技術が
持っていた課題として、トレース回路に使用されている
トレースメモリのライトサイクル時間よりマイクロコン
ピュータの最小命令サイクルの方が短いときに発生する
実行履歴格納時のトレースデータの欠落といった点につ
いて解決した、インサーキットエミュレータにおけるト
レース回路を提供するものである。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、マイクロコンピュータ用のインサーキッ
トエミュレータにおけるエミュレーション実行の履歴で
あるトレースデータをとるトレース回路において、前記
トレースデータを格納する読み書き可能な第１および第
２のトレースメモリと、前記トレースデータを所定のタ
イミングで前記第１と第２のトレースメモリに交互に格
納させる書込み制御手段とを、設けている。
決するために、マイクロコンピュータ用のインサーキッ
トエミュレータにおけるエミュレーション実行の履歴で
あるトレースデータをとるトレース回路において、前記
トレースデータを格納する読み書き可能な第１および第
２のトレースメモリと、前記トレースデータを所定のタ
イミングで前記第１と第２のトレースメモリに交互に格
納させる書込み制御手段とを、設けている。
【０００５】
【作用】本発明によれば、以上のようにインサーキット
エミュレータにおけるトレース回路を構成したので、書
込み制御手段は、トレースメモリのライトサイクル時間
よりもマイクロコンピュータの最小命令サイクルの方が
短くなっても、供給されるトレースデータを第１と第２
のトレースメモリに所定のタイミングで交互に格納して
いく。これにより、高速な最小命令サイクルのマイクロ
コンピュータに対しても、プログラムカウンタや各種レ
ジスタ等のトレースデータを的確に格納できる。従っ
て、前記課題を解決できるのである。
エミュレータにおけるトレース回路を構成したので、書
込み制御手段は、トレースメモリのライトサイクル時間
よりもマイクロコンピュータの最小命令サイクルの方が
短くなっても、供給されるトレースデータを第１と第２
のトレースメモリに所定のタイミングで交互に格納して
いく。これにより、高速な最小命令サイクルのマイクロ
コンピュータに対しても、プログラムカウンタや各種レ
ジスタ等のトレースデータを的確に格納できる。従っ
て、前記課題を解決できるのである。
【０００６】
【実施例】図１は、本発明の実施例を示すトレース回路
の構成ブロック図である。このトレース回路は、例えば
ワンチップマイクロコンピュータ用のインサーキットエ
ミュレータに設けられる回路であり、トレースラッチ信
号ＬＨによりトレースデータＴＤを取り込んで保持する
ラッチ回路１１を有し、そのラッチ出力Ｓ１１側にラッ
チ回路１２，１３が接続されている。ラッチ回路１２は
トレースポインタＴＰ０の例えば立ち上がりでラッチ出
力Ｓ１１を取り込んで保持する回路である。ラッチ回路
１３は、トレースポインタＴＰ０の立ち上がりがインバ
ータ３２で反転された信号（即ち、トレースポインタＴ
Ｐ０の立下り）でラッチ出力Ｓ１１を取り込んで保持す
る回路である。このラッチ回路１２，１３のラッチ出力
Ｓ１２，Ｓ１３側には、それぞれ第１と第２のトレース
メモリ２１，２２が接続され、その第１および第２のト
レースメモリ２１，２２が、トレースポインタＴＰ１〜
ＴＰＮ，ＴＰ１ａ〜ＴＰＮａ、トレースポインタ制御部
３１、およびメモリライト制御部３３によってライト制
御が行われるようになっている。
の構成ブロック図である。このトレース回路は、例えば
ワンチップマイクロコンピュータ用のインサーキットエ
ミュレータに設けられる回路であり、トレースラッチ信
号ＬＨによりトレースデータＴＤを取り込んで保持する
ラッチ回路１１を有し、そのラッチ出力Ｓ１１側にラッ
チ回路１２，１３が接続されている。ラッチ回路１２は
トレースポインタＴＰ０の例えば立ち上がりでラッチ出
力Ｓ１１を取り込んで保持する回路である。ラッチ回路
１３は、トレースポインタＴＰ０の立ち上がりがインバ
ータ３２で反転された信号（即ち、トレースポインタＴ
Ｐ０の立下り）でラッチ出力Ｓ１１を取り込んで保持す
る回路である。このラッチ回路１２，１３のラッチ出力
Ｓ１２，Ｓ１３側には、それぞれ第１と第２のトレース
メモリ２１，２２が接続され、その第１および第２のト
レースメモリ２１，２２が、トレースポインタＴＰ１〜
ＴＰＮ，ＴＰ１ａ〜ＴＰＮａ、トレースポインタ制御部
３１、およびメモリライト制御部３３によってライト制
御が行われるようになっている。
【０００７】第１のトレースメモリ２１は、ラッチ出力
Ｓ１２を入力するデータ入力端子ＤＡＴＡ、ライト信号
ＷＲ１／を入力するライト信号入力端子ＷＲ／、および
トレースポインタＴＰ１〜ＴＰＮの信号を入力するアド
レス入力端子ＡＤＤＲＥＳＳを有している。この第１の
アドレスメモリ２１は、ライト信号ＷＲ１／の入力によ
ってライトモードになり、トレースポインタＴＰ１〜Ｔ
ＰＮで指示された領域に、ラッチ出力Ｓ１２を格納する
機能を有している。第２のトレースメモリ２２は、ラッ
チ出力Ｓ１３を入力するデータ入力端子ＤＡＴＡ、ライ
ト信号ＷＲ２／を入力するライト信号入力端子ＷＲ／、
およびトレースポインタＴＰ１ａ〜ＴＰＮａの信号を入
力するアドレス入力端子ＡＤＤＲＥＳＳを有している。
この第２のトレースメモリ２２は、ライト信号ＷＲ２／
の入力によってライトモードになり、トレースポインタ
ＴＰ１ａ〜ＴＰＮａで指示された領域に、ラッチ出力Ｓ
１３を格納する機能を有している。
Ｓ１２を入力するデータ入力端子ＤＡＴＡ、ライト信号
ＷＲ１／を入力するライト信号入力端子ＷＲ／、および
トレースポインタＴＰ１〜ＴＰＮの信号を入力するアド
レス入力端子ＡＤＤＲＥＳＳを有している。この第１の
アドレスメモリ２１は、ライト信号ＷＲ１／の入力によ
ってライトモードになり、トレースポインタＴＰ１〜Ｔ
ＰＮで指示された領域に、ラッチ出力Ｓ１２を格納する
機能を有している。第２のトレースメモリ２２は、ラッ
チ出力Ｓ１３を入力するデータ入力端子ＤＡＴＡ、ライ
ト信号ＷＲ２／を入力するライト信号入力端子ＷＲ／、
およびトレースポインタＴＰ１ａ〜ＴＰＮａの信号を入
力するアドレス入力端子ＡＤＤＲＥＳＳを有している。
この第２のトレースメモリ２２は、ライト信号ＷＲ２／
の入力によってライトモードになり、トレースポインタ
ＴＰ１ａ〜ＴＰＮａで指示された領域に、ラッチ出力Ｓ
１３を格納する機能を有している。
【０００８】トレースポインタ制御部３１は、第１，第
２のトレースメモリ２１，２２のアドレスを指定するト
レースポインタＴＰ０，ＴＰ１〜ＴＰＮ，ＴＰ１ａ〜Ｔ
ＰＮａを制御し、ラッチ回路１２，１３からラッチ出力
Ｓ１２，Ｓ１３がでている間、それらの各トレースポイ
ンタＴＰ０，ＴＰ１〜ＴＰＮ，ＴＰ１ａ〜ＴＰＮａの出
力を保持させる機能をしている。メモリライト制御部３
３は、基本信号Ｓに基づき、トレースポインタＴＰ１〜
ＴＰＮ，ＴＰ１ａ〜ＴＰＮａが奇数のときと偶数のとき
にライト信号ＷＲ１／とＷＲ２／を交互に出力し、それ
らを第１と第２のトレースメモリ２１，２２へ与える機
能を有している。
２のトレースメモリ２１，２２のアドレスを指定するト
レースポインタＴＰ０，ＴＰ１〜ＴＰＮ，ＴＰ１ａ〜Ｔ
ＰＮａを制御し、ラッチ回路１２，１３からラッチ出力
Ｓ１２，Ｓ１３がでている間、それらの各トレースポイ
ンタＴＰ０，ＴＰ１〜ＴＰＮ，ＴＰ１ａ〜ＴＰＮａの出
力を保持させる機能をしている。メモリライト制御部３
３は、基本信号Ｓに基づき、トレースポインタＴＰ１〜
ＴＰＮ，ＴＰ１ａ〜ＴＰＮａが奇数のときと偶数のとき
にライト信号ＷＲ１／とＷＲ２／を交互に出力し、それ
らを第１と第２のトレースメモリ２１，２２へ与える機
能を有している。
【０００９】なお、図１のトレース回路は、読出し手段
も備えているが、本実施例とは直接関係がないので、図
示されていない。図２は、図１のトレースメモリ２１，
２２にトレースデータＴＤが格納される様子を示すタイ
ムチャートであり、この図を参照しつつ、図１の動作を
説明する。
も備えているが、本実施例とは直接関係がないので、図
示されていない。図２は、図１のトレースメモリ２１，
２２にトレースデータＴＤが格納される様子を示すタイ
ムチャートであり、この図を参照しつつ、図１の動作を
説明する。
【００１０】先ず、トレースデータＴＤがラッチ回路１
１に供給されると、該トレースデータＴＤがトレースラ
ッチ信号ＬＨの立ち上がり時に該ラッチ回路１１にラッ
チされる。このラッチ回路１１のラッチ出力Ｓ１１は、
トレースポインタＴＰ０の立ち上がりでラッチ回路１２
にラッチされ、そのラッチ出力Ｓ１２が第１のトレース
メモリ２１のデータ入力端子ＤＡＴＡへ送られる。第１
のトレースメモリ２１では、メモリライト制御部３３か
ら与えられるライト信号ＷＲ１／によってライトモード
となり、トレースポインタＴＰ１〜ＴＰＮで指示された
記憶領域に、ラッチ出力Ｓ１２を記憶する。次に、変化
したトレースデータＴＤは、トレースラッチ信号ＬＨの
立ち上がりでラッチ回路１１にラッチされる。このラッ
チ出力Ｓ１１は、トレースポインタＴＰ０の信号がイン
バータ３２で反転され、その反転信号（即ち、トレース
ポインタＴＰ０の立下り）でラッチ回路１３にラッチさ
れ、そのラッチ出力Ｓ１３が第２のトレースメモリ２２
へ送られる。第２のトレースメモリ２２では、メモリラ
イト制御部３３からのライト信号ＷＲ２／によってライ
トモードとなり、トレースポインタＴＰ１ａ〜ＴＰＮａ
で指示された記憶領域に、ラッチ出力Ｓ１３を記憶す
る。
１に供給されると、該トレースデータＴＤがトレースラ
ッチ信号ＬＨの立ち上がり時に該ラッチ回路１１にラッ
チされる。このラッチ回路１１のラッチ出力Ｓ１１は、
トレースポインタＴＰ０の立ち上がりでラッチ回路１２
にラッチされ、そのラッチ出力Ｓ１２が第１のトレース
メモリ２１のデータ入力端子ＤＡＴＡへ送られる。第１
のトレースメモリ２１では、メモリライト制御部３３か
ら与えられるライト信号ＷＲ１／によってライトモード
となり、トレースポインタＴＰ１〜ＴＰＮで指示された
記憶領域に、ラッチ出力Ｓ１２を記憶する。次に、変化
したトレースデータＴＤは、トレースラッチ信号ＬＨの
立ち上がりでラッチ回路１１にラッチされる。このラッ
チ出力Ｓ１１は、トレースポインタＴＰ０の信号がイン
バータ３２で反転され、その反転信号（即ち、トレース
ポインタＴＰ０の立下り）でラッチ回路１３にラッチさ
れ、そのラッチ出力Ｓ１３が第２のトレースメモリ２２
へ送られる。第２のトレースメモリ２２では、メモリラ
イト制御部３３からのライト信号ＷＲ２／によってライ
トモードとなり、トレースポインタＴＰ１ａ〜ＴＰＮａ
で指示された記憶領域に、ラッチ出力Ｓ１３を記憶す
る。
【００１１】以上のように、本実施例では、トレースポ
インタＴＰ１〜ＴＰＮ，ＴＰ１ａ〜ＴＰＮａが奇数のと
きと偶数のときに、メモリライト制御部３３からライト
信号ＷＲ１／とＷＲ２／が交互に出力され、入力された
トレースデータＴＤがラッチ回路１１，１２，１３を介
して交互に第１と第２のトレースメモリ２１，２２に格
納される。そのため、トレースメモリ２１，２２のライ
トサイクルの約半分の時間の最小命令サイクルのワンチ
ップマイクロコンピュータに対しても、トレースデータ
ＴＤの欠落を生じることなく、全て該トレースメモリ２
１，２２に格納できる。従って、トレース回路の高速化
が可能となる。
インタＴＰ１〜ＴＰＮ，ＴＰ１ａ〜ＴＰＮａが奇数のと
きと偶数のときに、メモリライト制御部３３からライト
信号ＷＲ１／とＷＲ２／が交互に出力され、入力された
トレースデータＴＤがラッチ回路１１，１２，１３を介
して交互に第１と第２のトレースメモリ２１，２２に格
納される。そのため、トレースメモリ２１，２２のライ
トサイクルの約半分の時間の最小命令サイクルのワンチ
ップマイクロコンピュータに対しても、トレースデータ
ＴＤの欠落を生じることなく、全て該トレースメモリ２
１，２２に格納できる。従って、トレース回路の高速化
が可能となる。
【００１２】なお、本発明は上記実施例に限定されず、
例えば、ラッチ回路１，１２，１３、トレースポインタ
制御部３１およびメモリライト制御部３３で構成される
書込み制御手段を、他の機能ブロックに変更したり、あ
るいは上記実施例を、ワンチップマイクロコンピュータ
以外のマイクロコンピュータに適用する等、種々の変形
が可能である。
例えば、ラッチ回路１，１２，１３、トレースポインタ
制御部３１およびメモリライト制御部３３で構成される
書込み制御手段を、他の機能ブロックに変更したり、あ
るいは上記実施例を、ワンチップマイクロコンピュータ
以外のマイクロコンピュータに適用する等、種々の変形
が可能である。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、トレースデータを格納するトレースメモリを２系
統設け、その第１と第２のトレースメモリに対して交互
にトレースデータを格納するようにしたので、トレース
メモリのライトサイクルの約半分の時間の最小命令サイ
クルのマイクロコンピュータに対しても、データを欠落
することなく、該トレースデータを全て第１と第２のト
レースメモリに格納できる。従って、トレース回路の高
速化が期待できる。
れば、トレースデータを格納するトレースメモリを２系
統設け、その第１と第２のトレースメモリに対して交互
にトレースデータを格納するようにしたので、トレース
メモリのライトサイクルの約半分の時間の最小命令サイ
クルのマイクロコンピュータに対しても、データを欠落
することなく、該トレースデータを全て第１と第２のト
レースメモリに格納できる。従って、トレース回路の高
速化が期待できる。
【図１】本発明の実施例を示すトレース回路の構成ブロ
ック図である。
ック図である。
【図２】図１の動作を示すタイムチャートである。
１１，１２，１３ ラッチ回路 ２１，２２ 第１，第２のトレースメモ
リ ３１ トレースポインタ制御部 ３３ メモリライト制御部
リ ３１ トレースポインタ制御部 ３３ メモリライト制御部
Claims (1)
- 【請求項１】 マイクロコンピュータ用のインサーキッ
トエミュレータにおけるエミュレーション実行の履歴で
あるトレースデータをとるトレース回路において、 前記トレースデータを格納する読み書き可能な第１およ
び第２のトレースメモリと、 前記トレースデータを所定のタイミングで前記第１と第
２のトレースメモリに交互に格納させる書込み制御手段
とを、 設けたことを特徴とするトレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202566A JPH0652013A (ja) | 1992-07-29 | 1992-07-29 | トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202566A JPH0652013A (ja) | 1992-07-29 | 1992-07-29 | トレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652013A true JPH0652013A (ja) | 1994-02-25 |
Family
ID=16459622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202566A Withdrawn JPH0652013A (ja) | 1992-07-29 | 1992-07-29 | トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816294A (en) * | 1987-05-04 | 1989-03-28 | Midwest Research Institute | Method and apparatus for removing and preventing window deposition during photochemical vapor deposition (photo-CVD) processes |
| US6055651A (en) * | 1995-12-12 | 2000-04-25 | Hitachi, Ltd. | Emulator and corresponding trace control method |
| US6813732B2 (en) * | 2001-04-25 | 2004-11-02 | Renesas Technology Corp. | Trace circuit |
-
1992
- 1992-07-29 JP JP4202566A patent/JPH0652013A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816294A (en) * | 1987-05-04 | 1989-03-28 | Midwest Research Institute | Method and apparatus for removing and preventing window deposition during photochemical vapor deposition (photo-CVD) processes |
| US6055651A (en) * | 1995-12-12 | 2000-04-25 | Hitachi, Ltd. | Emulator and corresponding trace control method |
| US6813732B2 (en) * | 2001-04-25 | 2004-11-02 | Renesas Technology Corp. | Trace circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |