JPH031758B2 - - Google Patents
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- JPH031758B2 JPH031758B2 JP58041671A JP4167183A JPH031758B2 JP H031758 B2 JPH031758 B2 JP H031758B2 JP 58041671 A JP58041671 A JP 58041671A JP 4167183 A JP4167183 A JP 4167183A JP H031758 B2 JPH031758 B2 JP H031758B2
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- circuit
- word
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリの保持電流の制御方法に
関し、特に選択状態に向うワード線上に配列され
たメモリセルの保持電圧の減少を保持電流の増加
により解決する技術に関する。
関し、特に選択状態に向うワード線上に配列され
たメモリセルの保持電圧の減少を保持電流の増加
により解決する技術に関する。
従来より半導体メモリは種々のプロセス上及び
回路上の工夫により大容量化、高速化が計られて
来ている。
回路上の工夫により大容量化、高速化が計られて
来ている。
例えばプロセス上のパターン加工技術は従来
4μであつたものが現在では2μクラスのものが容
易に製造出来る様になつており、これにより集積
度の向上すなわち大容量化がなされ、合せてトラ
ンジスタの素子寸法縮少による寄生容量の減少、
すなわち高速化がなされている。この様なプロセ
ス技術の向上と合せ、回路的には第１図に示すよ
うに、負荷にシヨツトキバリヤダイオード（以下
SBDと略す）を導入する事により高速化が計ら
れてきている。しかし、この様にSBDを使用し
て大容量化、高速化を計ろうとするうえで次の様
な問題が生ずる。すなわち、大容量化を計る場合
IC単体としては放熱の関係上むやみに消費電力
を大きくする事は出来ない。例えば1kビツトの
半導体メモリの場合、1024個のセルが消費する電
流は概略50mA（１個のセル当り50μA）であつた
ものが、4kビツトの半導体メモリの場合4096個
のセルが消費する電流はせいぜい60mA（１個の
セル当り15μA）とほぼ1kビツトと同じくらいに
設計されている。ところでメモリセルを構成する
フリツプ・フロツプ回路（以下Ｆ／Ｆと称す）
は、安定に情報を保持する為に保持電圧（第１図
のC1，C2点間の電位差。以下VHと略す）として
最低でも200mV以上必要であり通常は400mV程
度で設計される。ここでVH＝400mVとした場合、
上述の1kビツトと4kビツトでのＦ／Ｆの負荷抵
抗値（RC）を計算してみると 1kビツト：RC＝400mV／50μA＝8kΩ (1) 4kビツト：RC＝400mV／15μA＝27kΩ (2) となり4kビツトの負荷抵抗値は1kビツトの約3.4
倍にもなつてしまう。この為4kビツトの半導体
メモリを高速で動作させる場合第２図に示す様
に、RCが大きくなつた結果、ワード線の立上り
時に第１図のC1，C2点の電位が非常に接近して
VHが減少し、わずかのノイズで記憶情報が反転
するようになる。この事はα線等の放射線が励起
する電荷により記憶情報が反転してしまういわゆ
るソフトエラーが生じやすくなる事を意味する。
4μであつたものが現在では2μクラスのものが容
易に製造出来る様になつており、これにより集積
度の向上すなわち大容量化がなされ、合せてトラ
ンジスタの素子寸法縮少による寄生容量の減少、
すなわち高速化がなされている。この様なプロセ
ス技術の向上と合せ、回路的には第１図に示すよ
うに、負荷にシヨツトキバリヤダイオード（以下
SBDと略す）を導入する事により高速化が計ら
れてきている。しかし、この様にSBDを使用し
て大容量化、高速化を計ろうとするうえで次の様
な問題が生ずる。すなわち、大容量化を計る場合
IC単体としては放熱の関係上むやみに消費電力
を大きくする事は出来ない。例えば1kビツトの
半導体メモリの場合、1024個のセルが消費する電
流は概略50mA（１個のセル当り50μA）であつた
ものが、4kビツトの半導体メモリの場合4096個
のセルが消費する電流はせいぜい60mA（１個の
セル当り15μA）とほぼ1kビツトと同じくらいに
設計されている。ところでメモリセルを構成する
フリツプ・フロツプ回路（以下Ｆ／Ｆと称す）
は、安定に情報を保持する為に保持電圧（第１図
のC1，C2点間の電位差。以下VHと略す）として
最低でも200mV以上必要であり通常は400mV程
度で設計される。ここでVH＝400mVとした場合、
上述の1kビツトと4kビツトでのＦ／Ｆの負荷抵
抗値（RC）を計算してみると 1kビツト：RC＝400mV／50μA＝8kΩ (1) 4kビツト：RC＝400mV／15μA＝27kΩ (2) となり4kビツトの負荷抵抗値は1kビツトの約3.4
倍にもなつてしまう。この為4kビツトの半導体
メモリを高速で動作させる場合第２図に示す様
に、RCが大きくなつた結果、ワード線の立上り
時に第１図のC1，C2点の電位が非常に接近して
VHが減少し、わずかのノイズで記憶情報が反転
するようになる。この事はα線等の放射線が励起
する電荷により記憶情報が反転してしまういわゆ
るソフトエラーが生じやすくなる事を意味する。
ここでVHの減少の原因を説明する。通常非選
択状態にあるＦ／ＦのVHは400mV内外であるが、
この状態での第１図C1，C2の電位は今、Q1が非
導通状態、Q2が導通状態と仮定するとC1の電位
はWTの電位を基準に考えるとQ2のベース電流に
よる分、高々27kΩ×15μA／100400mVであ
り、D2は軽い導通状態（以下ONと称す）にあ
る。次にこのワード線（WT）にアクセスがかか
り、非選択状態の低（Low）レベルから選択状
態の高（High）レベルに向う場合を考えると、
第２図を参考に、C1の電位はC1点に存在する寄
生容量とRC1の積である比較的大きな時定数で立
上るが、C2の電位は上述の様にD2が軽いON状態
にある為C2点に存在する寄生容量（ほぼC1点の
それと等しい）とD2のON状態のインピーダンス
の積であるかなり小さな時定数で立上る事にな
る。この結果第２図に示す様にC1とC2の差電圧
はWTの立上りに従つて接近し、極端な例では
150mV〜100mVになつて、先述のソフトエラが
問題となつてくる。
択状態にあるＦ／ＦのVHは400mV内外であるが、
この状態での第１図C1，C2の電位は今、Q1が非
導通状態、Q2が導通状態と仮定するとC1の電位
はWTの電位を基準に考えるとQ2のベース電流に
よる分、高々27kΩ×15μA／100400mVであ
り、D2は軽い導通状態（以下ONと称す）にあ
る。次にこのワード線（WT）にアクセスがかか
り、非選択状態の低（Low）レベルから選択状
態の高（High）レベルに向う場合を考えると、
第２図を参考に、C1の電位はC1点に存在する寄
生容量とRC1の積である比較的大きな時定数で立
上るが、C2の電位は上述の様にD2が軽いON状態
にある為C2点に存在する寄生容量（ほぼC1点の
それと等しい）とD2のON状態のインピーダンス
の積であるかなり小さな時定数で立上る事にな
る。この結果第２図に示す様にC1とC2の差電圧
はWTの立上りに従つて接近し、極端な例では
150mV〜100mVになつて、先述のソフトエラが
問題となつてくる。
第１図に示すマルチエミツタ型フリツプフロツ
プ回路は、この様な大容量化を計る上での欠点を
持つているが、これを解決する為にはまず第３図
のC2′として示す様に直流的な保持電流を増加さ
せ非選択状態の保持電圧を増加すれば良い。これ
は第３図より容易に推察される如く過渡状態に入
るスタート値を大きく取れば、その後の時定数に
は変化がないので、C1とC2の電位差即ちVHの最
少値（VHM）はその分だけ改善され（同図でVHM
だつたものがVHM′となる）放射線等により誘起
されたノイズに対するマージンを大きくする事が
できる。ただし単純に保持電流を増加する事は先
述の通りICの消費電力の増大をきたす事は言う
までもない。
プ回路は、この様な大容量化を計る上での欠点を
持つているが、これを解決する為にはまず第３図
のC2′として示す様に直流的な保持電流を増加さ
せ非選択状態の保持電圧を増加すれば良い。これ
は第３図より容易に推察される如く過渡状態に入
るスタート値を大きく取れば、その後の時定数に
は変化がないので、C1とC2の電位差即ちVHの最
少値（VHM）はその分だけ改善され（同図でVHM
だつたものがVHM′となる）放射線等により誘起
されたノイズに対するマージンを大きくする事が
できる。ただし単純に保持電流を増加する事は先
述の通りICの消費電力の増大をきたす事は言う
までもない。
本発明の目的は、保持電流を全体に増やしたと
同じ効果を、消費電力の増加を極力押えながら実
現する回路を提供する事である。
同じ効果を、消費電力の増加を極力押えながら実
現する回路を提供する事である。
すなわち本発明はｍ行のワード線とｎ列のデジ
ツト線上に配列されたメモリセルアレイと、該ｍ
行のワード線の内１行のみを選択状態にするａ本
のワードアドレス選択信号と、該ｍ行のワード線
の内１行のみを選択状態にするａ本のワードアド
レス選択信号と、該ｍ行のワード線をｌ個のブロ
ツクに分割し該ブロツク毎に設けられた保持電流
発生回路とより成る半導体メモリ回路において、
該保持電流発生回路が該ａ本のワードアドレス選
択信号の内任意のｂ本のワードアドレス選択信号
により制御される事を特徴とする半導体メモリ回
路を提供するものである。
ツト線上に配列されたメモリセルアレイと、該ｍ
行のワード線の内１行のみを選択状態にするａ本
のワードアドレス選択信号と、該ｍ行のワード線
の内１行のみを選択状態にするａ本のワードアド
レス選択信号と、該ｍ行のワード線をｌ個のブロ
ツクに分割し該ブロツク毎に設けられた保持電流
発生回路とより成る半導体メモリ回路において、
該保持電流発生回路が該ａ本のワードアドレス選
択信号の内任意のｂ本のワードアドレス選択信号
により制御される事を特徴とする半導体メモリ回
路を提供するものである。
第４図は本発明をブロツク図で示すものであ
る。
る。
メモリセルアレイ４０は説明が容易である様に
16行のワードラインとｎ列のデジツト線で構成さ
れているとする。A0，A1，A2，A3は16行の内１
行のワード線を選択状態にするアドレス選択信号
である。１０，１１は第５図に示す様な２入力４
出力のデコーダである。この例では良く知られて
いる第５図の如きデコーダーで説明をするが、も
ちろんその他種々のデコーダも本発明の回路に使
用し得る。２１，２２…２１６は第６図に示す２
入力のNOR回路であり、１０の出力信号１０ａ，
１０ｂ，１０ｃ，１０ｄ及び１１の出力信号１１
ａ，１１ｂ，１１ｃ，１１ｄを受けてワード線２
１WT，２２WT…２１６WTの内１本をHighレ
ベルの選択状態にする。これらデコーダ回路の動
作は良く知られているので特に説明をしない。
16行のワードラインとｎ列のデジツト線で構成さ
れているとする。A0，A1，A2，A3は16行の内１
行のワード線を選択状態にするアドレス選択信号
である。１０，１１は第５図に示す様な２入力４
出力のデコーダである。この例では良く知られて
いる第５図の如きデコーダーで説明をするが、も
ちろんその他種々のデコーダも本発明の回路に使
用し得る。２１，２２…２１６は第６図に示す２
入力のNOR回路であり、１０の出力信号１０ａ，
１０ｂ，１０ｃ，１０ｄ及び１１の出力信号１１
ａ，１１ｂ，１１ｃ，１１ｄを受けてワード線２
１WT，２２WT…２１６WTの内１本をHighレ
ベルの選択状態にする。これらデコーダ回路の動
作は良く知られているので特に説明をしない。
次に本発明より成る回路ブロツクの説明に移
る。１３は１０又は１１と同じ２入力４出力のデ
コーダである。３１，３２，３３，３４は１３の
出力１３ａ，１３ｂ，１３ｃ，１３ｄを受けてそ
の反転信号をそれぞれ３１０，３２０，３３０，
３４０に送るインバータ回路であり、基本構成は
第６図と同様のゲートが使用される。７１，７
２，７３，７４はそれぞれ３１０，３２０，３３
０，３４０の信号を受け保持電流を制御する回路
である。さらに詳しく説明すればデコーダ１３の
出力１３ａ，１３ｂ，１３ｃ，１３ｄは１出力の
みLowであり他の３出力は高（High）である。
この信号はインバータ回路３０により反転される
ので３１０，３２０，３３０，３４０は１本のみ
Highとなり他の３出力は低（Low）レベルとな
る。保持電流制御回路７１，７２，７３，７４は
３１０〜３４０の信号を受けこの内１回路のみ保
持電流が増す様動作する。この信号の伝播は選択
されたワード線が上り始めるより早い方が良い。
例えば３１０がHighで３２０〜３４０はLowと
すると７１が動作し増加した保持電流が５１，５
２，５３，５４に流れる。このときワード線２１
WT〜２１６WTはデコーダ１１及び１３の出力
を１１ａ＝１３ａ，１１ｂ＝１３ｂ，１１ｃ＝１
３ｃ，１１ｄ＝１３ｄなる様に設計すればアドレ
ス選択信号A2，A3で指定されるワード線はデコ
ーダ１１の出力１１ａがLowになるので２１
WT，２２WT，２３WT，２４WTであり、こ
のワード線群に対応した保持電流発生回路７１が
動作するものである。さらにワード線２１WT，
２２WT，２３WT，２４WTはデコーダ１０に
よりアドレス選択信号A0，A1の組合せにより任
意の１本が選択される事は言うまでもない。
る。１３は１０又は１１と同じ２入力４出力のデ
コーダである。３１，３２，３３，３４は１３の
出力１３ａ，１３ｂ，１３ｃ，１３ｄを受けてそ
の反転信号をそれぞれ３１０，３２０，３３０，
３４０に送るインバータ回路であり、基本構成は
第６図と同様のゲートが使用される。７１，７
２，７３，７４はそれぞれ３１０，３２０，３３
０，３４０の信号を受け保持電流を制御する回路
である。さらに詳しく説明すればデコーダ１３の
出力１３ａ，１３ｂ，１３ｃ，１３ｄは１出力の
みLowであり他の３出力は高（High）である。
この信号はインバータ回路３０により反転される
ので３１０，３２０，３３０，３４０は１本のみ
Highとなり他の３出力は低（Low）レベルとな
る。保持電流制御回路７１，７２，７３，７４は
３１０〜３４０の信号を受けこの内１回路のみ保
持電流が増す様動作する。この信号の伝播は選択
されたワード線が上り始めるより早い方が良い。
例えば３１０がHighで３２０〜３４０はLowと
すると７１が動作し増加した保持電流が５１，５
２，５３，５４に流れる。このときワード線２１
WT〜２１６WTはデコーダ１１及び１３の出力
を１１ａ＝１３ａ，１１ｂ＝１３ｂ，１１ｃ＝１
３ｃ，１１ｄ＝１３ｄなる様に設計すればアドレ
ス選択信号A2，A3で指定されるワード線はデコ
ーダ１１の出力１１ａがLowになるので２１
WT，２２WT，２３WT，２４WTであり、こ
のワード線群に対応した保持電流発生回路７１が
動作するものである。さらにワード線２１WT，
２２WT，２３WT，２４WTはデコーダ１０に
よりアドレス選択信号A0，A1の組合せにより任
意の１本が選択される事は言うまでもない。
以上が本発明より成る回路の直流的な動作であ
る。即ちVHの過渡的減少が起るのは選択された
ワード線のみであるから、このワード線を含む部
分ブロツクのみの保持電流が増加していれば、全
体の保持電流を増加してVHを増大させたのと同
等の効果が得られ且つ、消費電力の増大は、全体
の保持電流を増加した場合よりもはるかに少な
い。
る。即ちVHの過渡的減少が起るのは選択された
ワード線のみであるから、このワード線を含む部
分ブロツクのみの保持電流が増加していれば、全
体の保持電流を増加してVHを増大させたのと同
等の効果が得られ且つ、消費電力の増大は、全体
の保持電流を増加した場合よりもはるかに少な
い。
第７図は本発明の具体的な実施例である。
入力デコーダ１１，１２，１３は第５図と同じ
である。ワード線の選択方法は第６図のブロツク
図と同じであるので省略する。第６図の説明と同
様A2，A3はデコーダ１３により４出力（１３ａ，
１３ｂ，１３ｃ，１３ｄ）の内１出力のみLow
となる。この信号はインバータ回路３１，３２，
３３，３４を介して３１０，３２０，３３０，３
４０に出力される。このとき３１０〜３４０は１
本のみHighであり、残り３本はLowである。
である。ワード線の選択方法は第６図のブロツク
図と同じであるので省略する。第６図の説明と同
様A2，A3はデコーダ１３により４出力（１３ａ，
１３ｂ，１３ｃ，１３ｄ）の内１出力のみLow
となる。この信号はインバータ回路３１，３２，
３３，３４を介して３１０，３２０，３３０，３
４０に出力される。このとき３１０〜３４０は１
本のみHighであり、残り３本はLowである。
保持電流制御回路７１は、各ワード線のボトム
ライン（Botlom line）WB１に接続されたスイ
ツチングトランジスタQ1，Q2，Q3，Q4で構成さ
れており、それぞれのベースは共通にされて上記
信号３１０を受ける。またQ1，Q2，Q3，Q4のエ
ミツタはすべて共通にされさらに残りの保持電流
制御回路７２，７３，７４に含まれるスイツチン
グトランジスタのエミツタと共通にされ１本の定
電流源IH0に接続される。ここで３１０がHighと
仮定するとQ1，Q2，Q3，Q4がONし７２，７３，
７４は、３２０，３３０，３４０がLowである
ので、OFFする。この結果IH0はQ1，Q2，Q3，Q4
を介してWB１，WB２，WB３，WB４に等分
され各々IH0／４づつ流れる。ところで各ワード
線にはセルの内容を保持するための保持電流IH1，
IH2…IH16が流れているので、ワード線４１，４
２，４３，４４には上記IH0／４分が加わりそれ
ぞれIH1＋IH0／４，IH2＋IH0／４，IH3＋IH0／４，IH4
＋IH0／４が流れるが残りのワード線４５〜４１
６には当初の保持電流IH5，…I16が流れてくる。
ここでIH1＝IH2＝…＝IH16＝1mV，IH0＝4mVと仮
定すると選択された保持電流ブロツク７１にはそ
れぞれI1＋IH0／４＝2mV，…の保持電流を流す
事が出来る。
ライン（Botlom line）WB１に接続されたスイ
ツチングトランジスタQ1，Q2，Q3，Q4で構成さ
れており、それぞれのベースは共通にされて上記
信号３１０を受ける。またQ1，Q2，Q3，Q4のエ
ミツタはすべて共通にされさらに残りの保持電流
制御回路７２，７３，７４に含まれるスイツチン
グトランジスタのエミツタと共通にされ１本の定
電流源IH0に接続される。ここで３１０がHighと
仮定するとQ1，Q2，Q3，Q4がONし７２，７３，
７４は、３２０，３３０，３４０がLowである
ので、OFFする。この結果IH0はQ1，Q2，Q3，Q4
を介してWB１，WB２，WB３，WB４に等分
され各々IH0／４づつ流れる。ところで各ワード
線にはセルの内容を保持するための保持電流IH1，
IH2…IH16が流れているので、ワード線４１，４
２，４３，４４には上記IH0／４分が加わりそれ
ぞれIH1＋IH0／４，IH2＋IH0／４，IH3＋IH0／４，IH4
＋IH0／４が流れるが残りのワード線４５〜４１
６には当初の保持電流IH5，…I16が流れてくる。
ここでIH1＝IH2＝…＝IH16＝1mV，IH0＝4mVと仮
定すると選択された保持電流ブロツク７１にはそ
れぞれI1＋IH0／４＝2mV，…の保持電流を流す
事が出来る。
保持電流全体ではIH1…IH16＝1mVであるので本
発明より成る保持電流制御回路をつけない場合は
16mVであるが、本発明より成る回路分4mVを追
加しTotal20mVとする事で、所定のワード線の
保持電流はそれ以外の倍の2mVとする事ができ
る。
発明より成る保持電流制御回路をつけない場合は
16mVであるが、本発明より成る回路分4mVを追
加しTotal20mVとする事で、所定のワード線の
保持電流はそれ以外の倍の2mVとする事ができ
る。
スイツチング速度の観点から見ればA2，A3で
選択されたワード線ブロツク内の１本のワード線
がA0，A1により選択される以前に７１の保持電
流制御回路が動作している必要がある。この点に
関しては本発明より成る第７図の実施例では、デ
コーダ１３の出力の負荷が10あるいは11より少な
い事（１３の出力はFan−OVT１に対し、１０，
１１はFan−OVT４）、ワードドライバ、２１，
２２，２１６はワードライン上に存在するセル分
（例えば256ビツトでは16ケのフリツプフロツプが
存在するに相当する非常に重い負荷をドライブし
なければならないのに対しインバータ３１，３
２，３３，３４の出力の負荷がトランジスタ４個
（例えばQ1〜Q4）のみである事により、あるA0…
A3のアドレス選択信号に対しまず７１，…７４
の保持電流制御回路が動作し続いて所定のワード
線が保持電流が増加した状態で立上るようにな
る。
選択されたワード線ブロツク内の１本のワード線
がA0，A1により選択される以前に７１の保持電
流制御回路が動作している必要がある。この点に
関しては本発明より成る第７図の実施例では、デ
コーダ１３の出力の負荷が10あるいは11より少な
い事（１３の出力はFan−OVT１に対し、１０，
１１はFan−OVT４）、ワードドライバ、２１，
２２，２１６はワードライン上に存在するセル分
（例えば256ビツトでは16ケのフリツプフロツプが
存在するに相当する非常に重い負荷をドライブし
なければならないのに対しインバータ３１，３
２，３３，３４の出力の負荷がトランジスタ４個
（例えばQ1〜Q4）のみである事により、あるA0…
A3のアドレス選択信号に対しまず７１，…７４
の保持電流制御回路が動作し続いて所定のワード
線が保持電流が増加した状態で立上るようにな
る。
以上述べたように本発明によれば、SBDを負
荷としながらも、ノイズマージンに強く、α線等
の放射線に強い半導体メモリを提供する事ができ
る。
荷としながらも、ノイズマージンに強く、α線等
の放射線に強い半導体メモリを提供する事ができ
る。
第１図は従来より用いられているダイオードク
ランプ型フリツプフロツプを示す図、第２図は第
１図のフリツプフロツプのWTが立上つた時のセ
ルの内部レベルを示す図、第３図は第１図のフリ
ツプフロツプが立上つた場合、過渡的なセルの保
持電圧の違いを保持電流の大小で示すものであ
る。第４図は本発明の回路をブロツク図で示す。
第５図はアドレスデコーダ（２入力４出力）の例
を示す。第６図はワード線をドライブするワード
ドライバーでNOR回路を使用した例である。第
７図は本発明よりなる回路の具体的な実施例であ
る。 Q1〜Q16……トランジスタ。
ランプ型フリツプフロツプを示す図、第２図は第
１図のフリツプフロツプのWTが立上つた時のセ
ルの内部レベルを示す図、第３図は第１図のフリ
ツプフロツプが立上つた場合、過渡的なセルの保
持電圧の違いを保持電流の大小で示すものであ
る。第４図は本発明の回路をブロツク図で示す。
第５図はアドレスデコーダ（２入力４出力）の例
を示す。第６図はワード線をドライブするワード
ドライバーでNOR回路を使用した例である。第
７図は本発明よりなる回路の具体的な実施例であ
る。 Q1〜Q16……トランジスタ。
Claims (1)
- １ ワード線とデジツト線上に配列されたメモリ
セルアレイと、該ワード線を所定数のブロツクに
分割し、該ブロツク毎に設けられた保持電流発生
回路と、該保持電流発生回路がワードアドレス選
択信号の一部により制御され、対応する該ブロツ
クのワード線が選択された時に保持電流を増加せ
しめるようにしたことを特徴とする半導体メモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041671A JPS59167895A (ja) | 1983-03-14 | 1983-03-14 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041671A JPS59167895A (ja) | 1983-03-14 | 1983-03-14 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167895A JPS59167895A (ja) | 1984-09-21 |
| JPH031758B2 true JPH031758B2 (ja) | 1991-01-11 |
Family
ID=12614860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041671A Granted JPS59167895A (ja) | 1983-03-14 | 1983-03-14 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167895A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58177591A (ja) * | 1982-04-12 | 1983-10-18 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
-
1983
- 1983-03-14 JP JP58041671A patent/JPS59167895A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59167895A (ja) | 1984-09-21 |
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