JPH03176710A - 情報処理装置の初期化制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリと、メモリ上のプログラムによって動
作するプロセッサを備えた情報処理装置に係り、特に、
必要に応じた適切な初期化を行なえる情報処理装置の初
期化制御方式に関する。

〔従来の技術〕

従来、情報処理装置は、電源投入時やプログラム暴走時
にリセット信号が入力され、これによりプログラムの再
スタートが行なわれるようになっている。この場合、ｔ
＃１投入時のリセットとプログラム暴走時のリセットを
区別することができず、リセット信号が入力される毎に
、全ての初期設定を行なってプログラムを動作させる方
法がとられていた。そのため、プログラムの暴走以前に
蓄積されたデータが暴走によるリセットで消失すること
になっていた。これを解決した一例として、特開昭６１
−２０２２３３号公報に開示されるものがある。

この方法では、情報処理装置のＲＯＭＩζ格納された判
断データを、初期設定の際に情報処理装置のＲＡＭに誉
き込むようにし、情報処理装置にリセット信号が入力さ
れた際にその初期設定に先行して、ＲＯＭの判断データ
とＲＡＭの判断データとを比較し、両者が一致した場合
には、新たに初期設定を行なうことなく、プログラムを
実行し、不一致の場合には、判断データの書き込みおよ
び初期設定を行なった後にプログラムを実行する。

一方、最近、情報処理装置の高性能／高機能化が進むに
つれ、情報処理装置は中央演算処理装置（以下、ＭＰＵ
と呼ぶ）に加え、副プロセツサ（以下、ローカルプロセ
ッサと呼ぶ）によって動作する複数の制御部より構成さ
れるようになってきた。その−例を第７図に示す。情報
処理装置１７は、ＭＰＵＩ　、！Ｊ上セツト御機構２．
主記憶装置３（以下、メインメモリと呼ぶ）、複数の制
御部４（以下、Ｉ１０アダプタと呼ぶ）とこれらを互い
に接続するシステムバス５より構成される。一つのＩ１
０アダプタ４は、ローカルプロセッサ６とローカルメモ
リ７１システムバスと工１０アダプタ４のインターフェ
イスをとるインターフェイス回路８およびこれらを互い
に接続するローカルバス９より構成される。このような
情報処理装置１７において、工１０アダプタ４に対する
リセットの一例をとると以下の三種類が挙げられる。

（１）　　ｉＪｔ源投大投入時セット（以下、ＦＯＲ，
と呼ぶ）電源投入時に、リセット制御機構２から、情報
処理装置１７全体に対して供給されるリセット信号。

（２）ＭＰＵＩによるシステム全体のリセット（以下、
ＭＲ８Ｔと呼ぶ） 情報処理装置１７の全体をリセットする必要が生じたと
ＭＰＵ１が判断した時に、ＭＰＵ１がリセット制御機構
２に供給させるリセット信号、本信号とＦＯＲを区別す
ることにより、リセット時のフリーランの回路の停止を
防ぐ（例えば、ダイナミック・メモリのリフレッシュ回
路等）。

（３）個々のＩ１０アダプタのリセット（以下、Ｈ／Ｗ
ＲＩＴと呼ぶ） ＭＰＵＩが、個々のＩ１０アダプタ４をリセットしよう
とする時（例えば、Ｉ１０アダプタ４のみでのエラー発
生時）、Ｉ１０アダプタ４へ発行されるリセットコマン
ド、Ｉ１０アダプタ４内のインターフェイス回路８では
、リセットパルス生成回路１０で、コマンドを解析し、
必要なリセット信号を生成する。

この三種類のリセット信号（ＰＯＲ１３，ＭＲ８’ｒ１
４．　Ｈ／ＷＲＳ　Ｔ１５　）をインターフェイス回路
８では、ＮＯＲゲート１２で結合し、この信号をローカ
ルプロセッサ６のＲ８Ｔｉ子へ出力する。ＮＯＲゲート
１２の出力は、通常”Ｈ″レベル、上記の三種類のリセ
ット（１３、１４、１５）のうちのいずれかが入力され
ると″′Ｌ″レベルを出力する。

ローカルプロセッサ６はＲ８Ｔｉ子に″Ｌ″レベルが入
力されると内部状態を初期化し、ローカルメモリ７のρ
番地より再スタートする。

このように、必要に応じたリセットが生成され、必要な
制御部または回路のみのリセットを行なう。

〔発明が解決しようとする課題〕

上記従来技術は、プログラム暴走時に、Ｒ，ＡＭの判断
データ以外の部分が破壊されＣいる４ｊ台が考慮されて
いない。すなわち、プログラムの暴走により、ＲＡＭ上
のプログラム自体が破壊されたにもかかわらず、ＲＡＭ
上の判断データが破壊されなかった場合には、初期設定
を行なわずにプログラムを再スタートさせるので、再び
、プログラムが暴走してしまうということを繰り返すと
いう問題があった。

また、複数のリセットを生成する場合には、情報処理装
置１７全体から見れば、異なった意味を持った異なった
リセットとして見ることができるが、一つの工１０アダ
プタ４のローカルプロセッサ６から見るとローカルプロ
セッサ６のＲ８Ｔｉ子に入力されたリセット信号として
しか見ることができない。よって、いずれのリセット信
号（１３，１４゜１５）においても、ローカルプロセッ
サ６は、ローカル・メモリ７の初期化を行なうしかない
ので、リセット前の情報を残すことができないという問
題がある。

本発明の目的は、いかなる状態においても、確実１１　
’Ｊ上セツト行なえ、かつ、必要に応じたリセット処理
が行なえる、情報処理装置の初期化制御方式を提供する
ことにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、第１図に示すよ
うに、Ｍｉ’Ｕ１．ＩＪ上セツト御機構２゜メインメモ
リ３．Ｉ１０アダプタ４とこれらを互いに結合するシス
テムバス５、および、Ｉ１０アダプタ４を構成するイン
ターフェイス回路８．ローカルプロセッサ６、ローカル
メモリ７とこれらを互いに接続するローカルバス９を備
えた情報処理装置１７における情報処理装置の初期化制
御方式であって、インターフェイス回路８に、リセット
の種類を示すリセット状態保持手段１１を設け、ローカ
ルプロセッサ６よりリセット状態保持手段１１の内容を
読み取れるようにしたことを特徴とする。

リセット状態保持手段１１は、供給されたリセット信号
を、そのまま、ビット単位に割り当て保持することによ
って構成することができる。

リセット状態保持手段１１は、リセット信号供給後にＭ
ＰＵＩよりコマンドで与えられた内容を保持することに
よって構成することができる。

〔作用〕

次に、本発明の作用を第６図を参照して説明する。

リセット状態保持手段１１がリセット信号を保持する場
合には、各々のリセット信号を、直接、ハードウェアで
保持する。これをローカルプロセッサ６から見た任意の
アドレスの異なるビットに割り当て、ローカルプロセッ
サ６より読み取れるようにする。また、この保持した状
態は、ローカルプロセッサのライトアクセスでクリアで
きるようにアドレスを割り付ける。これにより前のリセ
ットの状態が残り、誤動作するということはない。

また、リセット状態保持手段１１がＭＰＵＩより与えら
れたコマンドを保持する場合には、ＭＰＵ１がコマンド
の内容によって、リセットの種類を指示する、ローカル
プロセッサ６は、この内容を読み取り、該当するリセッ
トの処理を行なう。ＭＰＵＩよりコマンドが発行された
ことにより、リセット状態通知手段１１内のフラグがオ
ンする。ローカルプロセッサ６は、コマンドの発行を、
フラグオンの検出によって知ることができる。よって、
コマンド発行前に、保持した内容を読み込んで誤動作す
るということはない。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は、本発明の実施例の全体構成図である。

本図は、第７図に、本発明の特徴である第６図のリセッ
ト状態保持手段１１をあてはめたものである。

すなわち本実施例では、ＰＯＲ４３，ＭＦＬＳＴ１４゜
Ｈ／ＷＲ８Ｔ１５の三種類のリセットを用いる。これに
よりリセット状態保持手段１１は、それぞれのリセット
の保持部（１８、１９、２０）より構成される。

まず、リセット状態保持手段１１の動作を８２図を用い
て説明する。第２図は、本実施例で用いるリセット状態
保持手段１１の回路図である。各々のリセットの状態は
、各々エツジトリガのフリップフロップ（以下、ＦＦと
略す：　１８　、１９　、２０　）により保持する。Ｆ
Ｆは、Ｓ端子が″′Ｈ″レベルになるとＱ端子からＨ”
レベルを出力し、Ｔ端子が１ｌＬｌルベルから＠　ＨＩ
Ｔレベルに変った時点で、Ｄ端子の入力値を（ＩＪ子へ
出力する。ここでは、Ｄ端子は、全てアースされている
ので、Ｔ端子の入力が“Ｌ″レベルら”Ｈ”レベルに変
わるとＱ端子の出力は、”Ｌ’レベルとなる。

まず、リセット信号（ｐｏ凡１３．ＭＲ８Ｔ１４゜Ｈ／
ＷＲ８Ｔ１５のいずれか）が入力されるとＦＦ（１８、
１９、２０）のうち、該当するＦ’ＦのＱ出力（３４、
３５、３６のいずれか）が”Ｈ″出力なる。

次に、Ｆ　Ｆ　（１８、１９、２０’）の１直の読み出
しについて説明する。ローカルバス９は、アドレス信号
（Ａ　Ｄ　Ｒ）　２２とデータ信号（Ｄａｔａ）２４．
　ライ）信号（ＷＲ）２１とリード信号（凡Ｄ）２３よ
り構成される。Ｗ　Ｒ２１、！：ＲＤ　２３は、それぞ
れライト時およびリード時に″′Ｈ″レベルでイネーブ
ルとなる。

よって、ローカルプロセッサ６よりリセット状態保持回
路１１に割り当てられたアドレスをリードするとアドレ
ス信号がアドレスデコーダ部１４でデコードされ、出力
３２が”Ｈ″ルベルなる。これにより、Ａ　Ｎ　Ｄゲー
ト２６の出力おは″′Ｈ″レベルになり、トライステー
ト出力ゲート（２７、２８、２９）は、イネーブルとな
る。従って、Ｆ　Ｆ　（１８、１９。

２０　）の出力信号（３４、３５、３６）は、トライス
テート出力ゲート（２７、２８、２９）の出力（３７，
３８，３９）。

を介して、ローカル・バス９のデータ信号線上２４に出
力される。

最後に、Ｆ　Ｆ　（１８、１９、２０）に保持された値
のクリアについて説明する。ここで、ローカルプロセッ
サ６がリセット状態保持回路１１に割り当てられた別の
アドレスヘライトすると、アドレス信号がアドレスデコ
ーダ部１４でデコードされ出力３０が１Ｈ″レベルにな
る。次に、ライト信号２１がＨ”レベルになると同時に
、ＡＮＤゲート２５の出力３１は　ＩＩＬ″レベルから
”Ｈ″レベルなり、ＦＦ（１８、１９、２０）のＴ端子
に入力され、各々のＱ端子は１Ｌ”レベル出力となる。

このようにして、リセット状態の保持、クリアが行なわ
れる。

以上のリセット状態保持手段１１を用いた制御手順を第
３図のフローチャートを用いて説明する。

まず、を源が投入されるとリセット制御機＄２よりＰ　
ＯＲ１３が供給されゲート１２および信号線１６を介し
てローカルプロセッサ６にリセット信号が入力される。

これにより、ローカルプロセッサ６は、ρ番地より再ス
タートする（ステップ４０）。

次に、リセット状態保持手段１１の値を読み出す（ステ
ップ４１）。ここで、前に説明した通り、ＰＯＲの値１
８のみが′１″となっている。そこで、ステップ４２で
これを判断し、通常のリセット処理へと移行する（全メ
モリのクリア、パリティ生成ニステップ４３．全メモリ
のライト／リードチエツク：ステップ４４）。その後、
必要な初期設定（ステップ４６）を行ない、リセット状
態保持手段の値を前に説明した手順でクリアしくステッ
プ４７）、本来の制御処理へと移行する（ステップ４８
）。次に、Ｉ１０アダプタ４が動作中に発生したＭＲ’
ＩＴ　１４、または、Ｈ／ＷＲ８Ｔ１５の処理を説明す
る。

先述と同様に、砂番地（ステップ４０）から再スタート
シ、リセット状態保持手段１１の値を耽み込む（ステッ
プ４１）。ここでは、ＭＲＳ　Ｔ、または、Ｈ／ＷＲ８
Ｔの値が１″となっているので、ステップ４２からステ
ップ４５へ移行する。ステップ４５では、メモリの値を
読み込みレジスタに退避し、そのアドレスに対し、任意
の値のライト・リードチエツクを行なった後に先程レジ
スタに退避した値を書き込む。これを全メモリに対して
行なう。

そして、前述と同様に、ステップ４６〜４８を実行する
。この様にして、電源投入時以外のリセ・ノドの場合は
、前の値（プログラムやパラメタ）を保持することがで
きる。

次に、本発明の第二の実施例を説明する。第４図は、本
発明の実施例の全体構成図であり、第６図のリセット状
態保持手段１１を詳細に示したものである。リセット状
態保持手段１１は、ＭＰＵＩが、リセットの種類を示す
コードを書き込むコマンドレジスタ印と、コマンドレジ
スタ印にＭＰＵＩが値を書き込んだ事を示すフラグ４９
より構成される。

フラグ４９は、ＭＰＵＩがコマンドレジスタ５０にアク
セスすると′１″にセットされ、リセット信号が入力さ
れると′″Ｏ″にリセットされる。このリセット状態保
持手段１１を用いた処理手順を第５図のフローチャート
を用いて説明する。第５図のフローチャートは、その一
部分が第３図のフローチャートと一致している（ステッ
プ４０　、４３〜４６−４８　）　。

まず、電源投入時のリセットが供給されると、ローカル
プロセッサ６は、前述と同様に、ρ番地より再スタート
する（ステップ４０）。次に、フラグ４９を読み、値を
判定し”０″ならば、ループする（ステップ５１）。Ｍ
ＰＵ１は、コマンドレジスタ５２に、ＦＯＲであること
を示すコードを書き込む。

これによって、フラグ４９は′１″となる。従って、ス
テップ５１よりステップ５２へ移行し、コマンドレジス
タのコードを読み込む。そして、そのコードを判定しく
ステップ５３）、ステップ４３（全メモリのクリア）、
ステップ４４（全メモリのライト・リードチエツク）を
行なった後、必要な初期化を行ない（ステップ４６）、
実際の制御処理へと移行する（ステップ４８）。次に、
Ｉ１０アダプタ４が動作中に、発生したリセットの処理
について説明する。ローカルプロセッサ６は、前述と同
様ρ番地から丹スタートする（ステップ４０　）。ここ
で、リセットにより、フラグ４９は６ρ”にクリアされ
る。

従って、ローカルプロセッサ６は、ＭＰＵＩからコマン
ドレジスタ５０への省き込みを行なわれるまで、ステッ
プ５１でウェイトする。ＭＰＵｌ−は、電源投入時以外
のリセットのコードをコマンドレジスタ５０に書き込む
。従って、ローカルプロセッサ６は、ステップ５２でコ
マンドレジスタの値を読み込み、ステップ５３でコード
を判定し、ステップ４５へ移行する。ステップ４５では
、前記と同様の全メモリの保存型ライト・リードチエツ
クを行ない、ステップ４６．ステップ絽へと進む。この
ようにして％前の実施例と同様に、電源投入時以外のリ
セットの場合は、リセット前の値を保存することができ
る。

以上の二つの実施例において、ステップ４５の全メモリ
の保存型ライト・リードチエツクは、一部の領域にして
、その他の領域は、クリアしても構わない。また、ステ
ップ４６のその他の初期設定の全て、または、一部は電
源投入時以外のリセット時には行なわなくとも良い。ま
た、リセット状態保持手段１１は、インターフェイス回
路８内に設けたが、ローカルプロセッサ８に内蔵させて
も良い。

〔発明の効果〕

本発明によれば、リセットの種類が区別できるので、電
源投入時以外のリセットの時に、プログ４゜ ラム、動作パラメタ等のデータや、トレース情報やロギ
ング情報等の統計情報をクリアせずに保持できる。これ
によって、−度、初期設定されたプログラムを必要以上
に再設定する必要がなくなるので、リセットによる再ス
タート時の負荷が少なくなり高速化が図れる。また、統
計情報を正確に保存できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
第１図におけるリセット状態保持手段の回路図、第３図
は、第１図の処理のフローチャート、第４図は、本発明
の第二の実施例のブロック図、第５図は、第４図の処理
のフローチャート、第６図は、本発明の構成を示すブロ
ック図、第７図は、従来の情報処理装置のブロック図で
ある。 ｌ・・・ＭＰＵ　　　　　　　　２・・・リセット制御
機構３・・・メインメモリ　　　４・・・Ｉ１０アダプ
タ６・・・ローカルプロセッサ ７・・・ローカルメモリ ８・・インターフェイス回路 １１・・・リセット状態保持手段 １３・・・電源投入時リセット信号（ＦＯＲ）１４・・
・システムリセット信号（ＭＲ８Ｔ）１５・・・Ｉ１０
アダプタ単体リセット信号（Ｈ／ＷＲ８Ｔ） １７・・・情報処理装置 １８　、１９　、２０・・・ＰＯＲ，ＭＲ８Ｔ’、Ｈ／
ＷＲ，ＳＴの保持回路 ４９・・・コマンドレジスタ書き込み済フラグ５０・・
・コマンドレジスタ

Claims (1)

1. 【特許請求の範囲】 １、全体制御を司どる中央演算処理装置、前記中央演算
   処理装置のプログラムおよびデータを保持するメインメ
   モリ、装置のリセットを司どるリセット制御機構と共通
   のバスに接続され専用処理を行なうローカルプロセッサ
   、前記ローカルプロセッサのプログラムおよびデータを
   保存するローカルメモリを備えた情報処理装置の初期化
   制御方式において、 前記ローカルプロセッサにリセットの種類を通知する手
   段を設けたことを特徴とする情報処理装置の初期化制御
   方式。 ２、全体制御を司どる中央演算処理装置と共通のバスに
   接続され、専用処理を行なうローカルプロセッサにおい
   て、 リセットの種類を通知する手段を設けたことを特徴とす
   るローカルプロセッサ。 ３、全体制御を司どる中央演算処理装置と共通のバスに
   接続され、専用処理を行なうローカルプロセッサと共に
   、リセットの種類を通知する手段を搭載していることを
   特徴とするＬＳＩ。 ４、請求項１に記載の初期化制御方式を行なうことを特
   徴とする情報処理装置。 ５、前記リセットの種類の通知手段は、各々のリセット
   信号を保持することを特徴とする請求項１に記載の情報
   処理装置の初期化方式。 ６、前記リセットの種類の通知手段は、リセット後に、
   中央演算処理装置よりコードで与えられることを特徴と
   する請求項１に記載の情報処理装置の初期化方式。 ７、前記リセットの種類の通知により、任意の初期設定
   を行なわないことを特徴とする請求項１に記載の情報処
   理装置の初期化制御方式。