JPH05257725A - Ｃｐｕユニットのエラー伝達装置 - Google Patents
Ｃｐｕユニットのエラー伝達装置Info
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- JPH05257725A JPH05257725A JP4338645A JP33864592A JPH05257725A JP H05257725 A JPH05257725 A JP H05257725A JP 4338645 A JP4338645 A JP 4338645A JP 33864592 A JP33864592 A JP 33864592A JP H05257725 A JPH05257725 A JP H05257725A
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Abstract
(57)【要約】
【目的】 システムエラー発生時に他のユニットにてシ
ステムエラーの要因を判別してシステム復旧時間を短縮
し、自ユニットにおける処理に影響がない場合には、リ
セットをかけずに運転を続行し、各ユニットの効率的な
運用を図る。 【構成】 プログラムの内容を演算／実行するＣＰＵユ
ニット２と、ＣＰＵユニット２に制御される他のユニッ
ト（出力ユニット３，特殊機能ユニット４，データリン
クユニット５）間において入出力されるシステムリセッ
ト信号１２と、ＣＰＵユニット２内部のエラーを他のユ
ニットに直接伝達するＣＰＵエラー信号１３の状態によ
り処理内容を選択する。
ステムエラーの要因を判別してシステム復旧時間を短縮
し、自ユニットにおける処理に影響がない場合には、リ
セットをかけずに運転を続行し、各ユニットの効率的な
運用を図る。 【構成】 プログラムの内容を演算／実行するＣＰＵユ
ニット２と、ＣＰＵユニット２に制御される他のユニッ
ト（出力ユニット３，特殊機能ユニット４，データリン
クユニット５）間において入出力されるシステムリセッ
ト信号１２と、ＣＰＵユニット２内部のエラーを他のユ
ニットに直接伝達するＣＰＵエラー信号１３の状態によ
り処理内容を選択する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵユニットのエ
ラー検知およびエラー検知に基づく各種制御を実行する
ＣＰＵユニットのエラー伝達装置に関する。
ラー検知およびエラー検知に基づく各種制御を実行する
ＣＰＵユニットのエラー伝達装置に関する。
【０００２】
【従来の技術】図４は、従来におけるプログラマブルコ
ントローラの構成を示す説明図である。図において、１
はシステムに電源を供給する電源ユニット、２は他のユ
ニットを制御するために演算処理を実行する、システム
の中枢となるＣＰＵユニット、３はＣＰＵユニット２か
ら入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出
力する出力ユニット、４は外部機器（計算機、モニタ装
置）と接続し、ＣＰＵユニット２との間にて情報の授受
動作を行う特殊機能ユニットである。
ントローラの構成を示す説明図である。図において、１
はシステムに電源を供給する電源ユニット、２は他のユ
ニットを制御するために演算処理を実行する、システム
の中枢となるＣＰＵユニット、３はＣＰＵユニット２か
ら入力される指令に基づき外部へＯＮ／ＯＦＦ情報を出
力する出力ユニット、４は外部機器（計算機、モニタ装
置）と接続し、ＣＰＵユニット２との間にて情報の授受
動作を行う特殊機能ユニットである。
【０００３】また、５は専用回線によりシステム間のデ
ータ通信を行うデータリンクユニット、６は電源ユニッ
ト１，ＣＰＵユニット２，出力ユニット３，特殊機能ユ
ニット４，データリンクユニット５の各ユニット間を結
合するベースユニット、７はＣＰＵユニット２内に設け
られ、電源系統からくる電源ダウン予告のエラー信号
（電源リセット信号：以下、ΣＲＥＬ信号という）１０
とＣＰＵ内部で発生するエラー（演算エラー等）信号
（以下、ＣＰＵＥＲＲ信号という）１１を統合してシス
テムリセット信号（以下、ΣＭＲＥ信号という）１２を
出力するリセット回路、８は特殊機能ユニット４と接続
して情報の授受を実行する外部機器（計算機，モニタ装
置等）、９は専用回線を介してデータリンクユニット５
とつながるシステム（子局システム）である。また、１
５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロ
プロセッサ）、１６は出力ユニット３内に設けられたラ
ッチ回路、１７は特殊機能ユニット４内に設けられたＭ
ＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユ
ニット４内に設けられた通信インタフェース、１９はデ
ータリンクユニット５内に設けられたＭＰＵ（マイクロ
プロッサ）、２０は同様にデータリンクユニット５内に
設けられた出力ポートである。
ータ通信を行うデータリンクユニット、６は電源ユニッ
ト１，ＣＰＵユニット２，出力ユニット３，特殊機能ユ
ニット４，データリンクユニット５の各ユニット間を結
合するベースユニット、７はＣＰＵユニット２内に設け
られ、電源系統からくる電源ダウン予告のエラー信号
（電源リセット信号：以下、ΣＲＥＬ信号という）１０
とＣＰＵ内部で発生するエラー（演算エラー等）信号
（以下、ＣＰＵＥＲＲ信号という）１１を統合してシス
テムリセット信号（以下、ΣＭＲＥ信号という）１２を
出力するリセット回路、８は特殊機能ユニット４と接続
して情報の授受を実行する外部機器（計算機，モニタ装
置等）、９は専用回線を介してデータリンクユニット５
とつながるシステム（子局システム）である。また、１
５はＣＰＵユニット２内に設けられたＭＰＵ（マイクロ
プロセッサ）、１６は出力ユニット３内に設けられたラ
ッチ回路、１７は特殊機能ユニット４内に設けられたＭ
ＰＵ（マイクロプロセッサ）、１８は同様に特殊機能ユ
ニット４内に設けられた通信インタフェース、１９はデ
ータリンクユニット５内に設けられたＭＰＵ（マイクロ
プロッサ）、２０は同様にデータリンクユニット５内に
設けられた出力ポートである。
【０００４】次に、動作について説明する。システム内
において、電源ユニット１がダウンしたり、ＣＰＵユニ
ット２において、プログラム実行中に演算エラー等が発
生することにより実行不可能となった場合、各々電源ダ
ウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ
信号１１が発生する。これらの信号はＣＰＵユニット２
内のリセット回路７に入力され、回路内で論理和をとっ
てΣＭＲＥ信号１２として各ユニットへ出力される。
において、電源ユニット１がダウンしたり、ＣＰＵユニ
ット２において、プログラム実行中に演算エラー等が発
生することにより実行不可能となった場合、各々電源ダ
ウン予告として、ΣＲＥＬ信号１０およびＣＰＵＥＲＲ
信号１１が発生する。これらの信号はＣＰＵユニット２
内のリセット回路７に入力され、回路内で論理和をとっ
てΣＭＲＥ信号１２として各ユニットへ出力される。
【０００５】次に、上記ΣＭＲＥ信号を検出した各ユニ
ットでは、各々のリセット処理を実行する。出力ユニッ
ト３では、外部出力のラッチ回路１６をクリアし、出力
全部をＯＦＦ状態にする。特殊機能ユニット４にあって
は、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号
を接続しており、内部をリセット状態にして外部機器８
との交信を中断する。データリンクユニット５にあって
は、特殊機能ユニット４と同様にＭＰＵ１９をリセット
状態にするが、伝送系統はリセットされないため、本シ
ステムがシステムダウンしたことを他の子局システムは
検知でき、本システムをリンク回線より解列してデータ
リンクを続行する。
ットでは、各々のリセット処理を実行する。出力ユニッ
ト３では、外部出力のラッチ回路１６をクリアし、出力
全部をＯＦＦ状態にする。特殊機能ユニット４にあって
は、内部のＭＰＵ１７のＲＥＳＥＴ端子にΣＭＲＥ信号
を接続しており、内部をリセット状態にして外部機器８
との交信を中断する。データリンクユニット５にあって
は、特殊機能ユニット４と同様にＭＰＵ１９をリセット
状態にするが、伝送系統はリセットされないため、本シ
ステムがシステムダウンしたことを他の子局システムは
検知でき、本システムをリンク回線より解列してデータ
リンクを続行する。
【０００６】その他、この発明に関連する参考技術文献
として特開平２−２３４２４１号公報に開示されている
「リセット・リトライ回路」、特開平３−１７２９２４
号公報に開示されている「プリンタ制御方式」がある。
として特開平２−２３４２４１号公報に開示されている
「リセット・リトライ回路」、特開平３−１７２９２４
号公報に開示されている「プリンタ制御方式」がある。
【０００７】
【発明が解決しようとする課題】従来のシステムにあっ
ては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号
と電源ユニットからのΣＲＥＬ信号のうち、どちらかの
エラーが発生しても全てΣＭＲＥ信号が出力されるた
め、他のユニットでは、どの要因によりリセットがかか
ったか判別できない状態でシステムダウンしてしまい、
その結果、リセットの要因を判別するのに時間がかか
り、システムの復旧に時間がかかってしまうという問題
点があった。
ては、ＣＰＵユニット２内で発生するＣＰＵＥＲＲ信号
と電源ユニットからのΣＲＥＬ信号のうち、どちらかの
エラーが発生しても全てΣＭＲＥ信号が出力されるた
め、他のユニットでは、どの要因によりリセットがかか
ったか判別できない状態でシステムダウンしてしまい、
その結果、リセットの要因を判別するのに時間がかか
り、システムの復旧に時間がかかってしまうという問題
点があった。
【０００８】また、システムダウンが発生したときに、
他のユニットは自ユニットに影響がない場合であっても
自動的にリセットをかけて運転を停止させるため、シス
テムの運用において非効率的であるという問題点もあっ
た。
他のユニットは自ユニットに影響がない場合であっても
自動的にリセットをかけて運転を停止させるため、シス
テムの運用において非効率的であるという問題点もあっ
た。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、システムエラー発生時に他の
ユニットにてシステムエラーの要因を判別し、システム
復旧時間を短縮し、自ユニットにおける処理に影響がな
い場合には、リセットをかけずに運転を続行し、各ユニ
ットの効率的な運用を図ることができるＣＰＵユニット
のエラー伝達装置を得ることを目的とする。
るためになされたもので、システムエラー発生時に他の
ユニットにてシステムエラーの要因を判別し、システム
復旧時間を短縮し、自ユニットにおける処理に影響がな
い場合には、リセットをかけずに運転を続行し、各ユニ
ットの効率的な運用を図ることができるＣＰＵユニット
のエラー伝達装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るＣＰＵユ
ニットのエラー伝達装置は、プログラムの内容を演算、
実行するＣＰＵユニットと、前記ＣＰＵユニットに制御
される他のユニット（出力ユニット，特殊機能ユニッ
ト，データリンクユニット等）間において入出力される
システムリセット信号と、前記ＣＰＵユニット内部のエ
ラーを前記他のユニットに伝達するＣＰＵエラー信号の
状態に基づいて処理内容を選択するものである。
ニットのエラー伝達装置は、プログラムの内容を演算、
実行するＣＰＵユニットと、前記ＣＰＵユニットに制御
される他のユニット（出力ユニット，特殊機能ユニッ
ト，データリンクユニット等）間において入出力される
システムリセット信号と、前記ＣＰＵユニット内部のエ
ラーを前記他のユニットに伝達するＣＰＵエラー信号の
状態に基づいて処理内容を選択するものである。
【００１１】
【作用】この発明におけるシステムリセット信号（ΣＭ
ＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、シ
ステムエラー発生時に、その要因（電源系のエラー／Ｃ
ＰＵ内部のエラー）をＣＰＵユニットから他のユニット
へ情報として伝達する。
ＲＥ）と、ＣＰＵエラー信号（ＣＰＵＥＲＲＬ）は、シ
ステムエラー発生時に、その要因（電源系のエラー／Ｃ
ＰＵ内部のエラー）をＣＰＵユニットから他のユニット
へ情報として伝達する。
【００１２】
〔実施例１〕以下、この発明の一実施例を図について説
明する。図１において、１は電源ユニット、２はＣＰＵ
ユニット、３は出力ユニット、４は特殊機能ユニット、
５はデータリンクユニット、６はベースユニット、７は
電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニ
ット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ
信号１２を出力するリセット回路、８は特殊機能ユニッ
ト４との通信にて接続される外部機器（計算機，モニタ
装置）である。
明する。図１において、１は電源ユニット、２はＣＰＵ
ユニット、３は出力ユニット、４は特殊機能ユニット、
５はデータリンクユニット、６はベースユニット、７は
電源ユニット１からのΣＲＥＬ信号１０と、ＣＰＵユニ
ット２内部のＣＰＵＥＲＲ信号１１を統合してΣＭＲＥ
信号１２を出力するリセット回路、８は特殊機能ユニッ
ト４との通信にて接続される外部機器（計算機，モニタ
装置）である。
【００１３】また、９はデータリンクユニット５と専用
回線でつながるシステム（子局シスム）である。ＣＰＵ
ユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１とし
てリセット回路７につながる信号と、直接ベースユニッ
ト６より他のユニットまで接続されるＣＰＵＥＲＲＬ信
号１３の２つがある。また、出力ユニット３内ではＣＰ
ＵＥＲＲＬ信号１３を入力したときの出力形態（全点Ｏ
ＦＦあるいは出力状態を保持）を選択する出力モード選
択スイッチ１４を内蔵している。また、１５はＣＰＵユ
ニット２内に設けられたＭＰＵ（マイクロプロセッ
サ）、１６は出力ユニット３内に設けられたラッチ回
路、１７は特殊機能ユニット４内に設けられたＭＰＵ
（マイクロプロセッサ）、１８は同様に特殊機能ユニッ
ト４内に設けられた通信インタフェース、１９はデータ
リンクユニット５内に設けられたＭＰＵ（マイクロプロ
ッサ）、２０は同様にデータリンクユニット５内に設け
られた出力ポートである。
回線でつながるシステム（子局シスム）である。ＣＰＵ
ユニット２内にＣＰＵ内部のＣＰＵＥＲＲ信号１１とし
てリセット回路７につながる信号と、直接ベースユニッ
ト６より他のユニットまで接続されるＣＰＵＥＲＲＬ信
号１３の２つがある。また、出力ユニット３内ではＣＰ
ＵＥＲＲＬ信号１３を入力したときの出力形態（全点Ｏ
ＦＦあるいは出力状態を保持）を選択する出力モード選
択スイッチ１４を内蔵している。また、１５はＣＰＵユ
ニット２内に設けられたＭＰＵ（マイクロプロセッ
サ）、１６は出力ユニット３内に設けられたラッチ回
路、１７は特殊機能ユニット４内に設けられたＭＰＵ
（マイクロプロセッサ）、１８は同様に特殊機能ユニッ
ト４内に設けられた通信インタフェース、１９はデータ
リンクユニット５内に設けられたＭＰＵ（マイクロプロ
ッサ）、２０は同様にデータリンクユニット５内に設け
られた出力ポートである。
【００１４】次に、動作について説明する。図１におい
て、ＣＰＵユニット２およびシステムが正常動作してい
るとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３は
ノンアクティブ状態である。ここで、電源系統の故障に
より電源ダウン予告としてΣＲＥＬ信号１０がアクティ
ブになると、従来のシステムと同様にΣＭＲＥ信号１２
がアクティブとなり、各ユニット（出力ユニット３，特
殊機能ユニット４，データリンクユニット５）は、リセ
ット状態となり出力ユニット３は出力をＯＦＦする。
て、ＣＰＵユニット２およびシステムが正常動作してい
るとき、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１３は
ノンアクティブ状態である。ここで、電源系統の故障に
より電源ダウン予告としてΣＲＥＬ信号１０がアクティ
ブになると、従来のシステムと同様にΣＭＲＥ信号１２
がアクティブとなり、各ユニット（出力ユニット３，特
殊機能ユニット４，データリンクユニット５）は、リセ
ット状態となり出力ユニット３は出力をＯＦＦする。
【００１５】特殊機能ユニット４では、電源ダウンとな
る前に通信インタフェース１８を介してＣＰＵＥＲＲＬ
信号１３がノンアクティブであることから電源系のエラ
ーによりシステムダウンすることを外部機器８へ伝達で
き、外部機器８として従来よりもさらに具体的な対応
（例えば、電源系の異常による警報等）が可能になる。
データリンクユニット５では専用回線を通じ、特殊機能
ユニット４と同様に、他の子局９へ電源系のエラーによ
りシステムダウンしたことを伝達し、自局のシステムダ
ウンの要因まで子局に知らせることができる。
る前に通信インタフェース１８を介してＣＰＵＥＲＲＬ
信号１３がノンアクティブであることから電源系のエラ
ーによりシステムダウンすることを外部機器８へ伝達で
き、外部機器８として従来よりもさらに具体的な対応
（例えば、電源系の異常による警報等）が可能になる。
データリンクユニット５では専用回線を通じ、特殊機能
ユニット４と同様に、他の子局９へ電源系のエラーによ
りシステムダウンしたことを伝達し、自局のシステムダ
ウンの要因まで子局に知らせることができる。
【００１６】次に、ＣＰＵユニット２内部にてエラーが
発生したとき、ＣＰＵユニット２における処理として
は、システムダウンさせる必要があるエラーと、システ
ムダウンする必要のないエラーが判別できるものとし、
システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信
号１１とＣＰＵＥＲＲＬ信号１３をアクティブにする。
これにより、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１
３がアクティブとなり、各ユニット（出力ユニット３，
特殊機能ユニット４，データリンクユニット５）はリセ
ット状態となって、出力ユニット３は、その出力をＯＦ
Ｆする。
発生したとき、ＣＰＵユニット２における処理として
は、システムダウンさせる必要があるエラーと、システ
ムダウンする必要のないエラーが判別できるものとし、
システムダウンさせるエラーの場合は、ＣＰＵＥＲＲ信
号１１とＣＰＵＥＲＲＬ信号１３をアクティブにする。
これにより、ΣＭＲＥ信号１２とＣＰＵＥＲＲＬ信号１
３がアクティブとなり、各ユニット（出力ユニット３，
特殊機能ユニット４，データリンクユニット５）はリセ
ット状態となって、出力ユニット３は、その出力をＯＦ
Ｆする。
【００１７】特殊機能ユニット４ではリセット処理をす
る前に通信インタフェースを介してＣＰＵＥＲＲＬ信号
１３がアクティブとなっていることからＣＰＵユニット
２内部のエラーにてシステムダウンすることを外部機器
８へ伝達でき、外部機器８として、従来よりもさらに具
体的な対応（ＣＰＵ点検のメッセージ等）が可能とな
る。データリンクユニット５では専用回線を通じ、特殊
機能ユニット４と同様に他の子局９へＣＰＵユニット２
内部のエラーによりシステムダウンしたことを伝達し、
自局のシステムダウンの要因まで子局に知らせることが
できる。
る前に通信インタフェースを介してＣＰＵＥＲＲＬ信号
１３がアクティブとなっていることからＣＰＵユニット
２内部のエラーにてシステムダウンすることを外部機器
８へ伝達でき、外部機器８として、従来よりもさらに具
体的な対応（ＣＰＵ点検のメッセージ等）が可能とな
る。データリンクユニット５では専用回線を通じ、特殊
機能ユニット４と同様に他の子局９へＣＰＵユニット２
内部のエラーによりシステムダウンしたことを伝達し、
自局のシステムダウンの要因まで子局に知らせることが
できる。
【００１８】最後に、ＣＰＵユニット２内部のエラーの
うち、システムダウンする必要のないエラーである場合
は、ＣＰＵＥＲＲ信号１１はノンアクティブでＣＰＵＥ
ＲＲＬ信号１３のみアクティブにする。これによって、
ΣＭＲＥ信号１２はノンアクティブでＣＰＵＥＲＲＬ信
号１３のみアクティブとなって各ユニット（出力ユニッ
ト３，特殊機能ユニット４，データリンクユニット５）
に伝達され、出力ユニット３では、モード設定スイッチ
１４により、システムダウンする必要のないエラーが発
生したときに出力を全点ＯＦＦさせるか、あるいは出力
状態を保持させるかを選定でき、各々のモードにて動作
することができる。また、特殊機能ユニット４やデータ
リンクユニット５では、正常動作（外部機器８や子局９
とのデータ通信）を継続しながら自局ののＣＰＵユニッ
ト２内でエラーが発生したことを１つの情報として外部
機器８や他の子局９へ伝達することができる。
うち、システムダウンする必要のないエラーである場合
は、ＣＰＵＥＲＲ信号１１はノンアクティブでＣＰＵＥ
ＲＲＬ信号１３のみアクティブにする。これによって、
ΣＭＲＥ信号１２はノンアクティブでＣＰＵＥＲＲＬ信
号１３のみアクティブとなって各ユニット（出力ユニッ
ト３，特殊機能ユニット４，データリンクユニット５）
に伝達され、出力ユニット３では、モード設定スイッチ
１４により、システムダウンする必要のないエラーが発
生したときに出力を全点ＯＦＦさせるか、あるいは出力
状態を保持させるかを選定でき、各々のモードにて動作
することができる。また、特殊機能ユニット４やデータ
リンクユニット５では、正常動作（外部機器８や子局９
とのデータ通信）を継続しながら自局ののＣＰＵユニッ
ト２内でエラーが発生したことを１つの情報として外部
機器８や他の子局９へ伝達することができる。
【００１９】〔実施例２〕次に、この発明に係る第２の
実施例を説明する。図２および図３は、この発明の第２
の実施例を説明する説明図であり、上記図１に示した実
施例１と内容が重複する部分については、その説明を省
略する。
実施例を説明する。図２および図３は、この発明の第２
の実施例を説明する説明図であり、上記図１に示した実
施例１と内容が重複する部分については、その説明を省
略する。
【００２０】図２において、３０はシステムゲートアレ
イであり、装置における各種エラーチェックを実行する
エラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポ
ート３０ｂとを具備している。上記エラーチェック回路
３０ａはハードウェアによりＷＤＴエラー等を検出す
る。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重
度、中度、軽度の各種エラーを選択的に出力する。ここ
で、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハード
ウェアが正常に動作しない場合、ＷＤＴエラー等があ
り、また、中度エラーとしては演算チェックエラー等、
さらに、軽度エラーとしてはバッテリエラー等がある。
また、３１は中度エラーをユーザ側において、軽度エラ
ーとして扱うか、あるいは重度エラーとして扱うかを選
択設定できる設定スイッチであり、３２はＭＰＵ１５と
エラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポー
トとの間において信号を伝達するＣＰＵバスである。
イであり、装置における各種エラーチェックを実行する
エラーチェック回路３０ａと、ＣＰＵエラー用Ｉ／Ｏポ
ート３０ｂとを具備している。上記エラーチェック回路
３０ａはハードウェアによりＷＤＴエラー等を検出す
る。また、上記ＣＰＵエラー用Ｉ／Ｏポート３０ｂは重
度、中度、軽度の各種エラーを選択的に出力する。ここ
で、重度エラーとしてはＣＰＵの暴走、ＣＰＵのハード
ウェアが正常に動作しない場合、ＷＤＴエラー等があ
り、また、中度エラーとしては演算チェックエラー等、
さらに、軽度エラーとしてはバッテリエラー等がある。
また、３１は中度エラーをユーザ側において、軽度エラ
ーとして扱うか、あるいは重度エラーとして扱うかを選
択設定できる設定スイッチであり、３２はＭＰＵ１５と
エラーチェック回路３０ａ、ＣＰＵエラー用Ｉ／Ｏポー
トとの間において信号を伝達するＣＰＵバスである。
【００２１】以上の構成において、ＣＰＵＥＲＲＬ信号
１３と、ΣＭＲＥ信号１２とによりどのようにエラーの
区別をするかに関して以下に説明する。第１に、ＣＰＵ
ＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２
が“Ｈ”レベルの場合にあっては、ＣＰＵの軽度エラー
と判断する。第２に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”
レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあ
っては、電源エラー等の中度エラーと判断する。第３
に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲ
Ｅ信号１２が“Ｌ”レベルの場合にあっては、ＣＰＵの
重度エラーと判断する。第４に、ＣＰＵＥＲＲＬ信号１
３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベル
の場合にあっては、正常と判断するものである。
１３と、ΣＭＲＥ信号１２とによりどのようにエラーの
区別をするかに関して以下に説明する。第１に、ＣＰＵ
ＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲＥ信号１２
が“Ｈ”レベルの場合にあっては、ＣＰＵの軽度エラー
と判断する。第２に、ＣＰＵＥＲＲＬ信号１３が“Ｈ”
レベルで、ΣＭＲＥ信号１２が“Ｌ”レベルの場合にあ
っては、電源エラー等の中度エラーと判断する。第３
に、ＣＰＵＥＲＲＬ信号１３が“Ｌ”レベルで、ΣＭＲ
Ｅ信号１２が“Ｌ”レベルの場合にあっては、ＣＰＵの
重度エラーと判断する。第４に、ＣＰＵＥＲＲＬ信号１
３が“Ｈ”レベルで、ΣＭＲＥ信号１２が“Ｈ”レベル
の場合にあっては、正常と判断するものである。
【００２２】図３は、上記第２の実施例における出力カ
ードユニット３ａ、インテリジェント特殊機能ユニット
４ａ、データリンクユニット５ａの構成を示す説明図で
あり、出力ユニット３ａには、ラッチ回路１６の他に、
ＣＰＵのエラー、特に中度エラー、軽度エラーの場合に
おける出力を保持するか、あるいはリセットするかをユ
ーザ側にて選択可能な設定スイッチ１４ａが設けられて
いる。
ードユニット３ａ、インテリジェント特殊機能ユニット
４ａ、データリンクユニット５ａの構成を示す説明図で
あり、出力ユニット３ａには、ラッチ回路１６の他に、
ＣＰＵのエラー、特に中度エラー、軽度エラーの場合に
おける出力を保持するか、あるいはリセットするかをユ
ーザ側にて選択可能な設定スイッチ１４ａが設けられて
いる。
【００２３】インテリジェント特殊機能ユニット４ａに
は、ＭＰＵ１７、外部機器８との通信を実行する通信イ
ンタフェース１８の他、Ｉ／Ｏポート３３が設けられて
いる。そして、エラー発生時における上記ＭＰＵ１７は
ＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェ
ックし、その内容を通信インタフェース１８へ送ること
により、外部機器８側にてシステム内のエラーが判断可
能となり、復帰時間の短縮を図ることができる。
は、ＭＰＵ１７、外部機器８との通信を実行する通信イ
ンタフェース１８の他、Ｉ／Ｏポート３３が設けられて
いる。そして、エラー発生時における上記ＭＰＵ１７は
ＮＭＩ動作によりＩ／Ｏポート３３のエラー内容をチェ
ックし、その内容を通信インタフェース１８へ送ること
により、外部機器８側にてシステム内のエラーが判断可
能となり、復帰時間の短縮を図ることができる。
【００２４】データリンクユニット５ａには、ＭＰＵ１
９の他、Ｉ／Ｏポート３４およびリンクインタフェース
３５が設けられている。このデータリンクユニット５ａ
は、上記インテリジェント特殊機能ユニット４ａと同様
に、エラー発生により他の子局システムへ自局のエラー
を伝達することができる。
９の他、Ｉ／Ｏポート３４およびリンクインタフェース
３５が設けられている。このデータリンクユニット５ａ
は、上記インテリジェント特殊機能ユニット４ａと同様
に、エラー発生により他の子局システムへ自局のエラー
を伝達することができる。
【００２５】
【発明の効果】以上のように、この発明によれば、ＣＰ
ＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これ
に対し、２つの信号の内容によりエラー内容を判別でき
る各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）にて構成したことにより、専
用回線により接続された他のシステム（外部機器，子
局）へ自局のエラーを伝達することができ、システムエ
ラー発生時に他のユニットにてシステムエラーの要因を
判別し、システム復旧時間を短縮し、自ユニットにおけ
る処理に影響がない場合には、リセットをかけずに運転
を続行し、各ユニットの効率的な運用を図ることができ
る。
ＵＥＲＲＬ信号とΣＭＲＥ信号をバス上に布線し、これ
に対し、２つの信号の内容によりエラー内容を判別でき
る各ユニット（出力ユニット３，特殊機能ユニット４，
データリンクユニット５）にて構成したことにより、専
用回線により接続された他のシステム（外部機器，子
局）へ自局のエラーを伝達することができ、システムエ
ラー発生時に他のユニットにてシステムエラーの要因を
判別し、システム復旧時間を短縮し、自ユニットにおけ
る処理に影響がない場合には、リセットをかけずに運転
を続行し、各ユニットの効率的な運用を図ることができ
る。
【図１】この発明に係るプログラマブルコントローラの
概略構成（実施例１）を示す説明図である。
概略構成（実施例１）を示す説明図である。
【図２】この発明に係るプログラマブルコントローラの
概略構成（実施例２）を示す説明図である。
概略構成（実施例２）を示す説明図である。
【図３】この発明に係るプログラマブルコントローラの
概略構成（実施例２）を示す説明図である。
概略構成（実施例２）を示す説明図である。
【図４】従来におけるプログラマブルコントローラの概
略構成を示す説明図である。
略構成を示す説明図である。
１ 電源ユニット ２ ＣＰＵユニット ３ 出力ユニット ３ａ 出力カードユニット ４ 特殊機能ユニット ４ａ インテリジェント特殊機能ユニット ５ データリンクユニット ５ａ データリンクユニット ６ ベースユニット ７ リセット回路 ８ 外部機器 ９ 子局システム １０ エラー信号（ΣＲＥＬ） １１ エラー信号（ＣＰＵＥＲＲ） １２ システムリセット信号（ΣＭＲＥ） １３ エラー信号（ＣＰＵＥＲＲＬ） １４ 出力モード選択スイッチ ３０ システムゲートアレイ ３０ａ エラーチェック回路 ３０ｂ ＣＰＵエラー用Ｉ／Ｏポート ３１ 設定スイッチ
Claims (1)
- 【請求項１】 プログラム内容を演算／実行するＣＰＵ
ユニットと、前記ＣＰＵユニットに制御される他のユニ
ット（出力ユニット，特殊機能ユニット，データリンク
ユニット等）間において入出力されるシステムリセット
信号と、前記ＣＰＵユニット内部のエラーを前記他のユ
ニットに直接伝達するＣＰＵエラー信号の状態に基づい
て処理内容を選択することを特徴とするＣＰＵユニット
のエラー伝達装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-336904 | 1991-12-19 | ||
| JP33690491 | 1991-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257725A true JPH05257725A (ja) | 1993-10-08 |
| JP2706027B2 JP2706027B2 (ja) | 1998-01-28 |
Family
ID=18303716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338645A Expired - Lifetime JP2706027B2 (ja) | 1991-12-19 | 1992-12-18 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706027B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258003A (ja) * | 2010-06-09 | 2011-12-22 | Hitachi Industrial Equipment Systems Co Ltd | プログラマブルコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233608A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 停電処理方式 |
| JPH03176710A (ja) * | 1989-12-06 | 1991-07-31 | Hitachi Ltd | 情報処理装置の初期化制御方式 |
-
1992
- 1992-12-18 JP JP4338645A patent/JP2706027B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233608A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 停電処理方式 |
| JPH03176710A (ja) * | 1989-12-06 | 1991-07-31 | Hitachi Ltd | 情報処理装置の初期化制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258003A (ja) * | 2010-06-09 | 2011-12-22 | Hitachi Industrial Equipment Systems Co Ltd | プログラマブルコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2706027B2 (ja) | 1998-01-28 |
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