JP3147876B2 - マルチプロセッサシステムで用いられるトレース方法及びトレース装置 - Google Patents
マルチプロセッサシステムで用いられるトレース方法及びトレース装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、マルチプロセッ
サシステムにおいて、データやコマンドを順に監視する
ためのトレース方法及びトレース装置に関する。
サシステムにおいて、データやコマンドを順に監視する
ためのトレース方法及びトレース装置に関する。
【０００２】
【従来の技術】従来、この種のトレース装置としては、
特開平６−２２３０４６号（以下、第１の公報と略称す
る。）に記載のものが提供されている。この第１の公報
記載のシステムでは、図９に示すように、各プロセッサ
モジュール３１，３２，３３内のプロセッサ１５で処理
されてローカルバス２０に流れるトレースデータは、各
プロセッサモジュール３１，３２，３３内のトレースイ
ンタフェース１９を経てトレース装置３へ転送され、ト
レース装置３ではトレースデータをそのトレースインタ
フェース８、ローカルバスデータ入力部１０を経てトレ
ースメモリ４へ転送してトレースメモリ４に記憶され
る。また、トレース制御部５の制御によってトレースタ
イマ６に設定されたタイマ値に基づいて、各プロセッサ
モジュール３１，３２，３３のプロセッサ１５で処理さ
れ、バスインタフェース１７を介して共通バス１に流れ
るトレースデータは、バッファ回路１３，１４、共通バ
スデータ入力部９を経て、上記ローカルバス２０に流れ
るトレースデータと同時にトレースメモリ４にトレース
されたり、任意に選択した一方のトレースデータがトレ
ースメモリ４にトレースされたりするように構成されて
いる。この構成により、ローカルバス２０に流れるトレ
ースデータと共通バス１に流れるトレースデータとを同
時にトレースメモリ４にトレースしたり、任意に選択し
た一方のトレースデータをトレースメモリ４にトレース
したりすることができる。
特開平６−２２３０４６号（以下、第１の公報と略称す
る。）に記載のものが提供されている。この第１の公報
記載のシステムでは、図９に示すように、各プロセッサ
モジュール３１，３２，３３内のプロセッサ１５で処理
されてローカルバス２０に流れるトレースデータは、各
プロセッサモジュール３１，３２，３３内のトレースイ
ンタフェース１９を経てトレース装置３へ転送され、ト
レース装置３ではトレースデータをそのトレースインタ
フェース８、ローカルバスデータ入力部１０を経てトレ
ースメモリ４へ転送してトレースメモリ４に記憶され
る。また、トレース制御部５の制御によってトレースタ
イマ６に設定されたタイマ値に基づいて、各プロセッサ
モジュール３１，３２，３３のプロセッサ１５で処理さ
れ、バスインタフェース１７を介して共通バス１に流れ
るトレースデータは、バッファ回路１３，１４、共通バ
スデータ入力部９を経て、上記ローカルバス２０に流れ
るトレースデータと同時にトレースメモリ４にトレース
されたり、任意に選択した一方のトレースデータがトレ
ースメモリ４にトレースされたりするように構成されて
いる。この構成により、ローカルバス２０に流れるトレ
ースデータと共通バス１に流れるトレースデータとを同
時にトレースメモリ４にトレースしたり、任意に選択し
た一方のトレースデータをトレースメモリ４にトレース
したりすることができる。
【０００３】また、特開平９−１１４６９５号公報（以
下、第２の公報と略称する。）記載のトレース装置も知
られている。このトレース装置では、図１０に示すよう
に、通常は、二重チェックを行うために、マスタ／スレ
ーブ制御回路１からトレース書き込み回路８に対してマ
スタを、そしてトレース書き込み回路１３に対してスレ
ーブを指示するマスタ／スレーブ信号２が供給されると
共に、トレーサ制御回路４からはトレース書き込み回路
８，１３に対して通常の書き込みを指示するモード及び
マイクロプログラムの書き込み制御を指示するトレース
装置制御信号が供給される。したがって、トレース書き
込み回路８，１３は、マスタ／スレーブ制御信号２に関
係なく、同一のトレース情報をトレース書き込み回路
８，１３を経て各プロセッサ５，１０のトレースメモリ
９，１４に書き込む。
下、第２の公報と略称する。）記載のトレース装置も知
られている。このトレース装置では、図１０に示すよう
に、通常は、二重チェックを行うために、マスタ／スレ
ーブ制御回路１からトレース書き込み回路８に対してマ
スタを、そしてトレース書き込み回路１３に対してスレ
ーブを指示するマスタ／スレーブ信号２が供給されると
共に、トレーサ制御回路４からはトレース書き込み回路
８，１３に対して通常の書き込みを指示するモード及び
マイクロプログラムの書き込み制御を指示するトレース
装置制御信号が供給される。したがって、トレース書き
込み回路８，１３は、マスタ／スレーブ制御信号２に関
係なく、同一のトレース情報をトレース書き込み回路
８，１３を経て各プロセッサ５，１０のトレースメモリ
９，１４に書き込む。
【０００４】デバック時や障害発生時には、マスタ／ス
レーブ制御回路１からトレース書き込み回路８、及びト
レース書き込み回路１３へのマスタ／スレーブ信号２
は、二重チェックの場合と同様であるが、トレーサ制御
回路４からトレース書き込み回路８，１３に対して分岐
命令のみの書き込み制御を指示するモード及びマイクロ
プログラムの書き込み制御を指示するトレーサ制御信号
４が供給される。したがって、トレース書き込み回路８
は、マスタであることを指示されているから、トレーサ
制御信号４で指示されるモードに無関係に、通常のマイ
クロプログラムで指示されたトレース情報７をトレース
メモリ９に書き込み、トレース書き込み回路１３は、ス
レーブを指示されているから、トレーサ制御信号４で指
示される分岐命令のみのトレース情報の書き込みをトレ
ースメモリ１４に行う。この構成により、トレースメモ
リ９及びトレースメモリ１４に同一のトレース情報をト
レースしたり、トレースメモリ９及びトレースメモリ１
４にトレース情報を異なる態様でトレースしたりするこ
とができる。上述した第１及び第２の公報に開示される
トレース装置は、いずれも、マルチプログラムシステム
でのトレース情報をトレースメモリにトレースすること
はできる。
レーブ制御回路１からトレース書き込み回路８、及びト
レース書き込み回路１３へのマスタ／スレーブ信号２
は、二重チェックの場合と同様であるが、トレーサ制御
回路４からトレース書き込み回路８，１３に対して分岐
命令のみの書き込み制御を指示するモード及びマイクロ
プログラムの書き込み制御を指示するトレーサ制御信号
４が供給される。したがって、トレース書き込み回路８
は、マスタであることを指示されているから、トレーサ
制御信号４で指示されるモードに無関係に、通常のマイ
クロプログラムで指示されたトレース情報７をトレース
メモリ９に書き込み、トレース書き込み回路１３は、ス
レーブを指示されているから、トレーサ制御信号４で指
示される分岐命令のみのトレース情報の書き込みをトレ
ースメモリ１４に行う。この構成により、トレースメモ
リ９及びトレースメモリ１４に同一のトレース情報をト
レースしたり、トレースメモリ９及びトレースメモリ１
４にトレース情報を異なる態様でトレースしたりするこ
とができる。上述した第１及び第２の公報に開示される
トレース装置は、いずれも、マルチプログラムシステム
でのトレース情報をトレースメモリにトレースすること
はできる。
【０００５】
【発明が解決しようとする課題】しかしながら、第１の
公報記載の従来トレース装置にあっては、マルチプロセ
ッサシステムの各プロセッサモジュールとは別個に、ト
レース装置を設けて、初めてそのトレース機能をマルチ
プロセッサシステムの中で構築し得るものであり、ま
た、第２の公報記載のトレース装置にあっては、マルチ
プロセッサシステムの各プロセッサに、トレース機能を
設けなければ、そのトレース機能を構築し得ないもので
ある。したがって、いずれの公報記載のトレース装置に
おいても、マルチプロセッサシステムにトレース装置を
構築するに際して、マルチプロセッサシステムとは別個
にハードウェアを設計して実装しなければならない。
公報記載の従来トレース装置にあっては、マルチプロセ
ッサシステムの各プロセッサモジュールとは別個に、ト
レース装置を設けて、初めてそのトレース機能をマルチ
プロセッサシステムの中で構築し得るものであり、ま
た、第２の公報記載のトレース装置にあっては、マルチ
プロセッサシステムの各プロセッサに、トレース機能を
設けなければ、そのトレース機能を構築し得ないもので
ある。したがって、いずれの公報記載のトレース装置に
おいても、マルチプロセッサシステムにトレース装置を
構築するに際して、マルチプロセッサシステムとは別個
にハードウェアを設計して実装しなければならない。
【０００６】それ故、その設計、実装に掛かる開発コス
トが嵩むばかりでなく、そのトレース機能をＬＳＩ上に
搭載しようとするときゲート量の制約等を受けるため、
トレース装置に必要なメモリ容量やトレースするデータ
の種類等と前記制約等との間で妥協をしなければならな
い、という不具合がある。
トが嵩むばかりでなく、そのトレース機能をＬＳＩ上に
搭載しようとするときゲート量の制約等を受けるため、
トレース装置に必要なメモリ容量やトレースするデータ
の種類等と前記制約等との間で妥協をしなければならな
い、という不具合がある。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、マルチプロセッサシステム自体がトレース機能
を持つことのできるマルチプロセッサシステムのトレー
ス方法及びトレース装置を提供することを目的としてい
る。
もので、マルチプロセッサシステム自体がトレース機能
を持つことのできるマルチプロセッサシステムのトレー
ス方法及びトレース装置を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、複数のプロセッサがバスに
接続されるマルチプロセッサシステムのプロセッサが動
作しているときに、バスに流れるデータやコマンドを順
に追うためのトレース方法に係り、前記複数のプロセッ
サのうち、記憶手段を有し、かつ、トレースモードに設
定可能な１つの特定プロセッサをトレースモードに設定
することで、該特定プロセッサ以外のプロセッサの動作
によって前記バスに流れるデータやコマンドを順次前記
特定プロセッサに引き込ませ、引き込んだデータやコマ
ンドを前記特定プロセッサの前記記憶手段に順次記憶さ
せてトレース情報を採取させることを特徴としている。
に、請求項１記載の発明は、複数のプロセッサがバスに
接続されるマルチプロセッサシステムのプロセッサが動
作しているときに、バスに流れるデータやコマンドを順
に追うためのトレース方法に係り、前記複数のプロセッ
サのうち、記憶手段を有し、かつ、トレースモードに設
定可能な１つの特定プロセッサをトレースモードに設定
することで、該特定プロセッサ以外のプロセッサの動作
によって前記バスに流れるデータやコマンドを順次前記
特定プロセッサに引き込ませ、引き込んだデータやコマ
ンドを前記特定プロセッサの前記記憶手段に順次記憶さ
せてトレース情報を採取させることを特徴としている。
【０００９】また、請求項２記載の発明は、請求項１記
載のマルチプロセッサシステムで用いられるトレース方
法に係り、前記トレースモードの設定を、マルチプロセ
ッサシステムの診断バスを介して行うことを特徴として
いる。
載のマルチプロセッサシステムで用いられるトレース方
法に係り、前記トレースモードの設定を、マルチプロセ
ッサシステムの診断バスを介して行うことを特徴として
いる。
【００１０】また、請求項３記載の発明は、請求項１記
載のマルチプロセッサシステムで用いられるトレース方
法に係り、前記トレースモードの設定を、トレースモー
ド専用の信号線を介して行うことを特徴としている。
載のマルチプロセッサシステムで用いられるトレース方
法に係り、前記トレースモードの設定を、トレースモー
ド専用の信号線を介して行うことを特徴としている。
【００１１】また、請求項４記載の発明は、請求項１，
２又は３記載のマルチプロセッサシステムで用いられる
トレース方法に係り、当該プロセッサ内のローカルバス
とマルチプロセッサシステムのグローバルバスとを接続
するバスブリッジのタグ情報記憶手段を、前記特定プロ
セッサに、前記記憶手段として用いさせて、前記トレー
ス情報を採取させることを特徴としている。
２又は３記載のマルチプロセッサシステムで用いられる
トレース方法に係り、当該プロセッサ内のローカルバス
とマルチプロセッサシステムのグローバルバスとを接続
するバスブリッジのタグ情報記憶手段を、前記特定プロ
セッサに、前記記憶手段として用いさせて、前記トレー
ス情報を採取させることを特徴としている。
【００１２】請求項５記載の発明は、複数のプロセッサ
がバスに接続されるマルチプロセッサシステムのプロセ
ッサが動作しているときに、バスに流れるデータやコマ
ンドを順に追うマルチプロセッサシステムで用いられる
トレース装置に係り、前記バスに接続される複数のプロ
セッサのうち、記憶手段を有し、かつ、トレースモード
に設定可能な１つの特定プロセッサと、該１つの特定プ
ロセッサに接続され、前記１つの特定プロセッサをトレ
ースモードに設定するモード設定手段と、前記バスに接
続され、前記１つの特定プロセッサ以外のプロセッサの
動作によって前記バスに流れる前記データやコマンドを
前記１つの特定プロセッサに引き込む引き込み手段と、
該引き込み手段により前記１つの特定プロセッサに引き
込んだ前記データやコマンドを前記特定プロセッサの記
憶手段に順次記憶させる記憶制御手段とを設けたことを
特徴としている。
がバスに接続されるマルチプロセッサシステムのプロセ
ッサが動作しているときに、バスに流れるデータやコマ
ンドを順に追うマルチプロセッサシステムで用いられる
トレース装置に係り、前記バスに接続される複数のプロ
セッサのうち、記憶手段を有し、かつ、トレースモード
に設定可能な１つの特定プロセッサと、該１つの特定プ
ロセッサに接続され、前記１つの特定プロセッサをトレ
ースモードに設定するモード設定手段と、前記バスに接
続され、前記１つの特定プロセッサ以外のプロセッサの
動作によって前記バスに流れる前記データやコマンドを
前記１つの特定プロセッサに引き込む引き込み手段と、
該引き込み手段により前記１つの特定プロセッサに引き
込んだ前記データやコマンドを前記特定プロセッサの記
憶手段に順次記憶させる記憶制御手段とを設けたことを
特徴としている。
【００１３】また、請求項６記載の発明は、請求項５記
載のマルチプロセッサシステムで用いられるトレース装
置に係り、前記モード設定手段が、マルチプロセッサシ
ステムの診断バスを含んで構成されることを特徴として
いる。
載のマルチプロセッサシステムで用いられるトレース装
置に係り、前記モード設定手段が、マルチプロセッサシ
ステムの診断バスを含んで構成されることを特徴として
いる。
【００１４】また、請求項７記載の発明は、請求項５記
載のマルチプロセッサシステムで用いられるトレース装
置に係り、前記モード設定手段が、トレースモード専用
の信号線を含んで構成されることを特徴としている。
載のマルチプロセッサシステムで用いられるトレース装
置に係り、前記モード設定手段が、トレースモード専用
の信号線を含んで構成されることを特徴としている。
【００１５】また、請求項８記載の発明は、請求項５，
６又は７記載のマルチプロセッサシステムで用いられる
トレース装置に係り、前記バスが、複数のプロセッサが
接続されるグローバルバスであり、かつ、前記記憶手段
が、前記プロセッサ内のローカルバスと前記グローバル
バスとの間に接続されたバスブリッジのタグ情報記憶手
段としたことを特徴としている。
６又は７記載のマルチプロセッサシステムで用いられる
トレース装置に係り、前記バスが、複数のプロセッサが
接続されるグローバルバスであり、かつ、前記記憶手段
が、前記プロセッサ内のローカルバスと前記グローバル
バスとの間に接続されたバスブリッジのタグ情報記憶手
段としたことを特徴としている。
【００１６】
【発明の実施の形態】以下、図面を参照して、この１つ
の発明の実施の形態について説明する。説明は、実施例
を用いて具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるトレーサ（トレー
ス装置）を含むマルチプロセッサシステムの電気的構成
を示すブロック図、図２は、同トレーサとして動作する
ＣＰＵ、及びマルチプロセッサシステムを構成する他の
ＣＰＵの電気的構成を示すブロック図、図３は、同トレ
ーサとして動作するＣＰＵ内のバスブリッジの電気的構
成のブロック図、また、図４は、同トレーサとして動作
するＣＰＵ内のバスブリッジのＣＴＡＧインタフェース
の詳細図てある。この例のトレーサは、マルチプロセッ
サを構成する１つのＣＰＵをトレーサとして動作させて
マルチプロセッサのグローバルバス上に流れるトレース
情報を採取する装置に係り、このトレーサは、図１に示
すように、マルチプロセッサを構成する複数のＣＰＵ１
０−１乃至１０−Ｎのうちのトレース可能に構成された
ＣＰＵ１０−ｉであり、このＣＰＵ１０−ｉは、後述す
るようにしてトレース機能を遂行し得るように設定され
たときトレーサとしてのみ動作する。
の発明の実施の形態について説明する。説明は、実施例
を用いて具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるトレーサ（トレー
ス装置）を含むマルチプロセッサシステムの電気的構成
を示すブロック図、図２は、同トレーサとして動作する
ＣＰＵ、及びマルチプロセッサシステムを構成する他の
ＣＰＵの電気的構成を示すブロック図、図３は、同トレ
ーサとして動作するＣＰＵ内のバスブリッジの電気的構
成のブロック図、また、図４は、同トレーサとして動作
するＣＰＵ内のバスブリッジのＣＴＡＧインタフェース
の詳細図てある。この例のトレーサは、マルチプロセッ
サを構成する１つのＣＰＵをトレーサとして動作させて
マルチプロセッサのグローバルバス上に流れるトレース
情報を採取する装置に係り、このトレーサは、図１に示
すように、マルチプロセッサを構成する複数のＣＰＵ１
０−１乃至１０−Ｎのうちのトレース可能に構成された
ＣＰＵ１０−ｉであり、このＣＰＵ１０−ｉは、後述す
るようにしてトレース機能を遂行し得るように設定され
たときトレーサとしてのみ動作する。
【００１７】そのＣＰＵ１０−ｉの構成は、図２に示す
ように、複数のプロセッサ（ＥＰＵ）群１０５−ｉ乃至
１０８−ｉと、ローカルバス１１０−ｉと、各プロセッ
サ群１０５−ｉ乃至１０８−ｉとローカルバス１１０−
ｉとの間に配置されるストアインキャシュ１０１−ｉ乃
至１０４−ｉと、ローカルバス１１０−ｉとグローバル
バス１２との間に接続されるバスブリッジ１２０−ｉと
から成り、そのバスブリッジ１２０−ｉにトレース機能
を遂行するトレース手段が構築されている。ストアイン
キャシュ１０１−ｉは、複数のプロセッサ群１０５−ｉ
によって共有されるシェアドキャッシュであり、ストア
インキャシュ１０２−ｉは、複数のプロセッサ群１０６
−ｉによって共有されるシェアドキャッシュであり、ス
トアインキャシュ１０３−ｉは、複数のプロセッサ群１
０７−ｉによって共有されるシェアドキャッシュであ
り、ストアインキャシュ１０４−ｉは、複数のプロセッ
サ群１０８−ｉによって共有されるシェアドキャッシュ
である。なお、ＣＰＵ１０−ｉを除く他のＣＰＵは、図
２に示すように、ＣＰＵ１０−ｉのバスブリッジ１２０
−ｉを除き、ＣＰＵ１０−ｉと同じ構成である。したが
って、その他のＣＰＵには、参照番号１０−ｊ（ｊは
１，２，…，Ｎのうちのｉを除くいずれか１つを表
す。）を付し、複数のプロセッサ（ＥＰＵ）群には、１
０５−ｊ乃至１０８−ｊを付し、ローカルバスには１１
０−ｊを付し、各プロセッサ群１０５−ｊ乃至１０８−
ｊとローカルバス１１０−ｊとの間に配置されるストア
インキャシュには１０１−ｊ乃至１０４−ｊを付し、ロ
ーカルバス１１０−ｊとグローバルバス１２との間に接
続されるバスブリッジには１２０−ｊを付して示すこと
により、図２には、ＣＰＵ１０−ｊを代表させて示して
ある。
ように、複数のプロセッサ（ＥＰＵ）群１０５−ｉ乃至
１０８−ｉと、ローカルバス１１０−ｉと、各プロセッ
サ群１０５−ｉ乃至１０８−ｉとローカルバス１１０−
ｉとの間に配置されるストアインキャシュ１０１−ｉ乃
至１０４−ｉと、ローカルバス１１０−ｉとグローバル
バス１２との間に接続されるバスブリッジ１２０−ｉと
から成り、そのバスブリッジ１２０−ｉにトレース機能
を遂行するトレース手段が構築されている。ストアイン
キャシュ１０１−ｉは、複数のプロセッサ群１０５−ｉ
によって共有されるシェアドキャッシュであり、ストア
インキャシュ１０２−ｉは、複数のプロセッサ群１０６
−ｉによって共有されるシェアドキャッシュであり、ス
トアインキャシュ１０３−ｉは、複数のプロセッサ群１
０７−ｉによって共有されるシェアドキャッシュであ
り、ストアインキャシュ１０４−ｉは、複数のプロセッ
サ群１０８−ｉによって共有されるシェアドキャッシュ
である。なお、ＣＰＵ１０−ｉを除く他のＣＰＵは、図
２に示すように、ＣＰＵ１０−ｉのバスブリッジ１２０
−ｉを除き、ＣＰＵ１０−ｉと同じ構成である。したが
って、その他のＣＰＵには、参照番号１０−ｊ（ｊは
１，２，…，Ｎのうちのｉを除くいずれか１つを表
す。）を付し、複数のプロセッサ（ＥＰＵ）群には、１
０５−ｊ乃至１０８−ｊを付し、ローカルバスには１１
０−ｊを付し、各プロセッサ群１０５−ｊ乃至１０８−
ｊとローカルバス１１０−ｊとの間に配置されるストア
インキャシュには１０１−ｊ乃至１０４−ｊを付し、ロ
ーカルバス１１０−ｊとグローバルバス１２との間に接
続されるバスブリッジには１２０−ｊを付して示すこと
により、図２には、ＣＰＵ１０−ｊを代表させて示して
ある。
【００１８】ＣＰＵ１０−ｉのバスブリッジ１２０−ｉ
には、当該バスブリッジ１２０−ｉが所属するＣＰＵ１
０−ｉがトレーサとして指定されてトレース機能を遂行
する第１の動作モードと、該ＣＰＵ１０−ｉがバスブリ
ッジとしての通常の動作を遂行する第２の動作モードと
がある。第１の動作モードで動作するバスブリッジ１２
０−ｉは、図３に示すように、グローバルバス１２に接
続されるグローバルバスインタフェース１２１と、グロ
ーバルバスインタフェース１２１に接続されるトレーサ
回路１２６と、診断バス２２に接続される診断バスイン
タフェース１２９と、トレーサ回路１２６及び診断バス
インタフェース１２９に接続されるＣＴＡＧインタフェ
ース１２８と、ＣＴＡＧインタフェース１２８に接続さ
れるＣＴＡＧメモリ１３０とから成る。診断バスインタ
フェース１２９には、サービスプロセッサ２６のコンソ
ールから打ち込まれたトレーサコマンドを診断バス２２
を介して受け取ると、そのトレーサコマンドで設定され
て２ビットのトレーサコマンド信号（ＣＭＤ）と１ビッ
トのモード信号（ＭＯＤＥ）を出力する論理回路が設け
られている。この第１の動作状態に置かれたＣＰＵ１０
−ｉの他の回路部分は、ハードウエア上では何らかの動
作状態にあるが、ソフトウェア上では他のＣＰＵと切り
放された状態にあるから、ソフトウェアからみた動作は
何もしたない状態にあり、上述のように、ＣＰＵ１０−
ｉは、トレーサとしてのみ動作する。
には、当該バスブリッジ１２０−ｉが所属するＣＰＵ１
０−ｉがトレーサとして指定されてトレース機能を遂行
する第１の動作モードと、該ＣＰＵ１０−ｉがバスブリ
ッジとしての通常の動作を遂行する第２の動作モードと
がある。第１の動作モードで動作するバスブリッジ１２
０−ｉは、図３に示すように、グローバルバス１２に接
続されるグローバルバスインタフェース１２１と、グロ
ーバルバスインタフェース１２１に接続されるトレーサ
回路１２６と、診断バス２２に接続される診断バスイン
タフェース１２９と、トレーサ回路１２６及び診断バス
インタフェース１２９に接続されるＣＴＡＧインタフェ
ース１２８と、ＣＴＡＧインタフェース１２８に接続さ
れるＣＴＡＧメモリ１３０とから成る。診断バスインタ
フェース１２９には、サービスプロセッサ２６のコンソ
ールから打ち込まれたトレーサコマンドを診断バス２２
を介して受け取ると、そのトレーサコマンドで設定され
て２ビットのトレーサコマンド信号（ＣＭＤ）と１ビッ
トのモード信号（ＭＯＤＥ）を出力する論理回路が設け
られている。この第１の動作状態に置かれたＣＰＵ１０
−ｉの他の回路部分は、ハードウエア上では何らかの動
作状態にあるが、ソフトウェア上では他のＣＰＵと切り
放された状態にあるから、ソフトウェアからみた動作は
何もしたない状態にあり、上述のように、ＣＰＵ１０−
ｉは、トレーサとしてのみ動作する。
【００１９】第２の動作モードで動作するバスブリッジ
１２０−ｉには、図３中のローカルバスインタフェース
１２２と、ローカルバッファ（Ｌ−ＢＵＦ）１２３と、
グローバルバスインタフェース１２１と、グローバルバ
ッファ（Ｇ−ＢＵＦ）１２４と、ＣＴＡＧ制御部１２５
と、ＣＴＡＧインタフェース１２８とが設けられてい
る。バスブリッジ１２０−ｉにＣＴＡＧＲＡＭ１３０が
接続されている。そのＣＴＡＧＲＡＭ１３０は、ＳＲＡ
Ｍである。このＣＴＡＧ制御部１２５は、グローバルバ
スインタフェース１２１及びローカルバスインタフェー
ス１２２の出力に接続されると共にＣＴＡＧインタフェ
ース１２８に接続され、グローバルバス１２とローカル
バス１１０の動作を監視することにより、公知のバスコ
ヒーレンシを維持してデータ処理の正常性を保つ制御を
行う。
１２０−ｉには、図３中のローカルバスインタフェース
１２２と、ローカルバッファ（Ｌ−ＢＵＦ）１２３と、
グローバルバスインタフェース１２１と、グローバルバ
ッファ（Ｇ−ＢＵＦ）１２４と、ＣＴＡＧ制御部１２５
と、ＣＴＡＧインタフェース１２８とが設けられてい
る。バスブリッジ１２０−ｉにＣＴＡＧＲＡＭ１３０が
接続されている。そのＣＴＡＧＲＡＭ１３０は、ＳＲＡ
Ｍである。このＣＴＡＧ制御部１２５は、グローバルバ
スインタフェース１２１及びローカルバスインタフェー
ス１２２の出力に接続されると共にＣＴＡＧインタフェ
ース１２８に接続され、グローバルバス１２とローカル
バス１１０の動作を監視することにより、公知のバスコ
ヒーレンシを維持してデータ処理の正常性を保つ制御を
行う。
【００２０】そして、図３に示すＣＴＡＧインタフェー
ス１２８は、また、上述したようにトレーサとして指定
されてトレース機能を遂行するトレースモードのインタ
フェースとして動作する第１の場合と、通常の動作をす
る第２の場合とがある。第１の場合におけるＣＴＡＧイ
ンタフェース１２８の構成は、図４に示すように、アド
レスカウンタ１５１と、診断バスインタフェース１２９
から出力された“１”のモード信号（ＭＯＤＥ）
（“１”はトレース動作を示す高レベルを示す。）に応
答して通常の動作においてＣＴＡＧ制御部１２５から出
力されるアドレスに代えてアドレスカウンタ１５１のカ
ウント値をアドレスとして出力バッファ１５５を介して
出力するセレクタ１５２と、診断バスインタフェース１
２９から出力された“１”のモード信号に応答して通常
の動作においてＣＴＡＧ制御部１２５から出力される書
き込みデータに代えてトレーサ回路１２６から転送され
る書き込みデータを出力するセレクタ１５３と、セレク
タ１５３の出力に接続される入出力バッファ１５７と、
診断バスインタフェース１２９から出力される２ビット
のトレーサコマンド信号（ＣＭＤ）及び“１”のモード
信号に応答して２ビットのトレーサコマンド信号を出力
バッファ１５６を介してＣＴＡＧＲＡＭ１３０へ出力
し、カウントアップ信号をアドレスカウンタ１５１へ出
力すると共に、トレーサスタートコマンドのとき入力バ
ッファとしての動作を指定する入出力切り替え信号を入
出力バッファ１５７へ供給し、トレーサリードコマンド
のとき入力バッファとしての動作を指定しない入出力切
り替え信号を入出力バッファ１５７へ供給するコントロ
ーラ１５４とから成る。入出力バッファ１５７の出力
は、ＣＴＡＧ制御部１２５及び診断バスインタフェース
１２９に接続されている。
ス１２８は、また、上述したようにトレーサとして指定
されてトレース機能を遂行するトレースモードのインタ
フェースとして動作する第１の場合と、通常の動作をす
る第２の場合とがある。第１の場合におけるＣＴＡＧイ
ンタフェース１２８の構成は、図４に示すように、アド
レスカウンタ１５１と、診断バスインタフェース１２９
から出力された“１”のモード信号（ＭＯＤＥ）
（“１”はトレース動作を示す高レベルを示す。）に応
答して通常の動作においてＣＴＡＧ制御部１２５から出
力されるアドレスに代えてアドレスカウンタ１５１のカ
ウント値をアドレスとして出力バッファ１５５を介して
出力するセレクタ１５２と、診断バスインタフェース１
２９から出力された“１”のモード信号に応答して通常
の動作においてＣＴＡＧ制御部１２５から出力される書
き込みデータに代えてトレーサ回路１２６から転送され
る書き込みデータを出力するセレクタ１５３と、セレク
タ１５３の出力に接続される入出力バッファ１５７と、
診断バスインタフェース１２９から出力される２ビット
のトレーサコマンド信号（ＣＭＤ）及び“１”のモード
信号に応答して２ビットのトレーサコマンド信号を出力
バッファ１５６を介してＣＴＡＧＲＡＭ１３０へ出力
し、カウントアップ信号をアドレスカウンタ１５１へ出
力すると共に、トレーサスタートコマンドのとき入力バ
ッファとしての動作を指定する入出力切り替え信号を入
出力バッファ１５７へ供給し、トレーサリードコマンド
のとき入力バッファとしての動作を指定しない入出力切
り替え信号を入出力バッファ１５７へ供給するコントロ
ーラ１５４とから成る。入出力バッファ１５７の出力
は、ＣＴＡＧ制御部１２５及び診断バスインタフェース
１２９に接続されている。
【００２１】第２の場合におけるＣＴＡＧインタフェー
ス１２８は、ＣＰＵが通常の動作状態に置かれた場合の
バスブリッジ１２０−ｉの通常の機能を生じさせるため
のＣＴＡＧ制御部１２５とＣＴＡＧＲＡＭ１３０との間
のインタフェースを取るように動作する。この場合のＣ
ＴＡＧインタフェース１２８も、その構成としては、第
１の場合と同様にセレクタ１５２と、出力バッファ１５
５と、セレクタ１５３と、入出力バッファ１５７と、コ
ントローラ１５４と、出力バッファ１５６とを有する。
その制御形式において次のように第１の場合と相違す
る。セレクタ１５２は、診断バスインタフェース１２９
から出力された“０”のモード信号（“０”は、通常の
動作を示す低レベルを表す。）に応答してアドレスカウ
ンタ１５１から出力されるアドレスの代わりにＣＴＡＧ
制御部１２５から出力されるアドレスを出力バッファ１
５５を介して出力するように制御され、セレクタ１５３
は、診断バスインタフェース１２９から出力された
“０”のモード信号に応答してトレーサ回路１２６から
転送される書き込みデータに代えてＣＴＡＧ制御部１２
５から出力される書き込みデータを出力するように制御
され、コントローラ１５４は、診断バスインタフェース
１２９から出力される２ビットのトレーサコマンド信号
及び“０”のモード信号に応答して２ビットのトレーサ
コマンド信号を出力バッファ１５６を介してＣＴＡＧＲ
ＡＭ１３０へ出力すると共に、ＣＴＡＧＲＡＭ１３０へ
の書き込みを指示する書き込みコマンドのとき入出力バ
ッファ１５７を入力バッファとして動作させる入出力切
り替え信号を入出力バッファ１５７へ供給し、ＣＴＡＧ
ＲＡＭ１３０からの読み出しのとき入出力バッファ１５
７を入力バッファとして動作させない入出力切り替え信
号を入出力バッファ１５７へ供給するように制御され
る。
ス１２８は、ＣＰＵが通常の動作状態に置かれた場合の
バスブリッジ１２０−ｉの通常の機能を生じさせるため
のＣＴＡＧ制御部１２５とＣＴＡＧＲＡＭ１３０との間
のインタフェースを取るように動作する。この場合のＣ
ＴＡＧインタフェース１２８も、その構成としては、第
１の場合と同様にセレクタ１５２と、出力バッファ１５
５と、セレクタ１５３と、入出力バッファ１５７と、コ
ントローラ１５４と、出力バッファ１５６とを有する。
その制御形式において次のように第１の場合と相違す
る。セレクタ１５２は、診断バスインタフェース１２９
から出力された“０”のモード信号（“０”は、通常の
動作を示す低レベルを表す。）に応答してアドレスカウ
ンタ１５１から出力されるアドレスの代わりにＣＴＡＧ
制御部１２５から出力されるアドレスを出力バッファ１
５５を介して出力するように制御され、セレクタ１５３
は、診断バスインタフェース１２９から出力された
“０”のモード信号に応答してトレーサ回路１２６から
転送される書き込みデータに代えてＣＴＡＧ制御部１２
５から出力される書き込みデータを出力するように制御
され、コントローラ１５４は、診断バスインタフェース
１２９から出力される２ビットのトレーサコマンド信号
及び“０”のモード信号に応答して２ビットのトレーサ
コマンド信号を出力バッファ１５６を介してＣＴＡＧＲ
ＡＭ１３０へ出力すると共に、ＣＴＡＧＲＡＭ１３０へ
の書き込みを指示する書き込みコマンドのとき入出力バ
ッファ１５７を入力バッファとして動作させる入出力切
り替え信号を入出力バッファ１５７へ供給し、ＣＴＡＧ
ＲＡＭ１３０からの読み出しのとき入出力バッファ１５
７を入力バッファとして動作させない入出力切り替え信
号を入出力バッファ１５７へ供給するように制御され
る。
【００２２】なお、この例のトレーサとして動作される
ＣＰＵ１０−ｉは、モード信号として“０”のモード信
号を供給されてトレース機能を解除されたときは、他の
ＣＰＵと同様の通常の動作をする。その意味で、マルチ
プロセッサは、図１に示すように、複数のＣＰＵ１０−
１乃至１０−Ｎと、主記憶装置（ＭＭＵ）１４と、複数
のＣＰＵ１０−１乃至１０−Ｎと主記憶装置１４とを相
互に接続し得るグローバルバス１２と、複数のＣＰＵ１
０−１乃至１０−Ｎ毎に各ＣＰＵにそれぞれ接続される
入出力プロセッサ（ＩＯＰ）１８−１乃至１８−Ｎ（１
８−２乃至１８−Ｎは図示せず）と、入出力プロセッサ
１８−１乃至１８−Ｎに接続されるディスク装置２０−
１乃至２０−Ｎ（２０−２乃至２０−Ｎは図示せず）
と、複数のＣＰＵ１０−１乃至１０−Ｎの各々に接続さ
れる診断バス２２と、診断バス２２に接続される診断プ
ロセッサ（ＧＤＰ）２４と、診断プロセッサ２４に接続
されるサービスプロセッサ（ＳＶＰ）２６とから構成さ
れている。
ＣＰＵ１０−ｉは、モード信号として“０”のモード信
号を供給されてトレース機能を解除されたときは、他の
ＣＰＵと同様の通常の動作をする。その意味で、マルチ
プロセッサは、図１に示すように、複数のＣＰＵ１０−
１乃至１０−Ｎと、主記憶装置（ＭＭＵ）１４と、複数
のＣＰＵ１０−１乃至１０−Ｎと主記憶装置１４とを相
互に接続し得るグローバルバス１２と、複数のＣＰＵ１
０−１乃至１０−Ｎ毎に各ＣＰＵにそれぞれ接続される
入出力プロセッサ（ＩＯＰ）１８−１乃至１８−Ｎ（１
８−２乃至１８−Ｎは図示せず）と、入出力プロセッサ
１８−１乃至１８−Ｎに接続されるディスク装置２０−
１乃至２０−Ｎ（２０−２乃至２０−Ｎは図示せず）
と、複数のＣＰＵ１０−１乃至１０−Ｎの各々に接続さ
れる診断バス２２と、診断バス２２に接続される診断プ
ロセッサ（ＧＤＰ）２４と、診断プロセッサ２４に接続
されるサービスプロセッサ（ＳＶＰ）２６とから構成さ
れている。
【００２３】次に、図１乃至図４を参照して、この例の
動作について説明する。動作開始時、又は動作中のマル
チプロセッサシステムにおいて、そのトレース情報の採
取をしたいとき、サービスプロセッサ２６のコンソール
からトレーサコマンドを入力する。トレーサコマンドに
は、３種類のコマンド、すなわち、トレーサスタートコ
マンド、トレーサストップコマンド、及びトレーサリー
ドコマンドである。トレース開始時に、トレーサスター
トコマンドが、サービスプロセッサ２６のコンソールか
ら入力される。このトレーサスタートコマンドは、診断
プロセッサ２４、診断バス２２を経てマルチプロセッサ
システム内の各ＣＰＵに入力される。トレース機能を予
め割り当てられているＣＰＵ１０−ｉ内のバスブリッジ
１２０−ｉの診断バスインタフェース１２９には、トレ
ーサスタートコマンドを受け付けて２ビットのトレーサ
コマンド信号（ＣＭＤ）及び“１”のモード信号（ＭＯ
ＤＥ）を出力する論理回路が設けられているから、ＣＰ
Ｕ１０−ｉは、トレーサスタートコマンドによりトレー
ス指定が為されたＣＰＵとして動作し、そのバスブリッ
ジ１２０−ｉの診断バスインタフェース１２９から２ビ
ットのトレーサスタートコマンド信号と“１”のモード
信号とが出力される。“１”のモード信号は、２ビット
のトレーサスタートコマンド信号の出力よりも、所定の
時間だけ早めに出力される。
動作について説明する。動作開始時、又は動作中のマル
チプロセッサシステムにおいて、そのトレース情報の採
取をしたいとき、サービスプロセッサ２６のコンソール
からトレーサコマンドを入力する。トレーサコマンドに
は、３種類のコマンド、すなわち、トレーサスタートコ
マンド、トレーサストップコマンド、及びトレーサリー
ドコマンドである。トレース開始時に、トレーサスター
トコマンドが、サービスプロセッサ２６のコンソールか
ら入力される。このトレーサスタートコマンドは、診断
プロセッサ２４、診断バス２２を経てマルチプロセッサ
システム内の各ＣＰＵに入力される。トレース機能を予
め割り当てられているＣＰＵ１０−ｉ内のバスブリッジ
１２０−ｉの診断バスインタフェース１２９には、トレ
ーサスタートコマンドを受け付けて２ビットのトレーサ
コマンド信号（ＣＭＤ）及び“１”のモード信号（ＭＯ
ＤＥ）を出力する論理回路が設けられているから、ＣＰ
Ｕ１０−ｉは、トレーサスタートコマンドによりトレー
ス指定が為されたＣＰＵとして動作し、そのバスブリッ
ジ１２０−ｉの診断バスインタフェース１２９から２ビ
ットのトレーサスタートコマンド信号と“１”のモード
信号とが出力される。“１”のモード信号は、２ビット
のトレーサスタートコマンド信号の出力よりも、所定の
時間だけ早めに出力される。
【００２４】その“１”のモード信号は、セレクタ１５
２及びセレクタ１５３へ供給される。このモード信号を
受けるセレクタ１５２は、ＣＴＡＧ制御部１２５から入
力されていたアドレスに代えて、アドレスカウンタ１５
１から出力されるアドレスを出力する。そのアドレス
は、出力バッファ１５５を経てＣＴＡＧＲＡＭ１３０へ
供給される。また、モード信号を受けるセレクタ１５３
は、ＣＴＡＧ制御部１２５から入力される、又は入力さ
れていた書き込みデータ（ストアインキャッシュ１０１
乃至１０４のタグ情報）に代えて、トレーサ回路１２６
から入力される書き込みデータを出力する。また、診断
バスインタフェース１２９から出力された２ビットのト
レーサスタートコマンド信号と“１”のモード信号は、
コントローラ１５４に供給されてコントローラ１５４か
ら出力バッファ１５６を介してＣＴＡＧＲＡＭ１３０に
当該トレーサスタートコマンド信号を送出する。コント
ローラ１５４は、またアドレスカウントアップ信号をア
ドレスカウンタ１５１に供給してそのカウントアップ動
作を生じさせ、また入出力バッファ１５７を入力バッフ
ァとして動作させる（入出力バッファ１５７をスルーで
データを通過させる）入出力制御信号を入出力バッファ
１５７の出力イネーブルへ送出する。
２及びセレクタ１５３へ供給される。このモード信号を
受けるセレクタ１５２は、ＣＴＡＧ制御部１２５から入
力されていたアドレスに代えて、アドレスカウンタ１５
１から出力されるアドレスを出力する。そのアドレス
は、出力バッファ１５５を経てＣＴＡＧＲＡＭ１３０へ
供給される。また、モード信号を受けるセレクタ１５３
は、ＣＴＡＧ制御部１２５から入力される、又は入力さ
れていた書き込みデータ（ストアインキャッシュ１０１
乃至１０４のタグ情報）に代えて、トレーサ回路１２６
から入力される書き込みデータを出力する。また、診断
バスインタフェース１２９から出力された２ビットのト
レーサスタートコマンド信号と“１”のモード信号は、
コントローラ１５４に供給されてコントローラ１５４か
ら出力バッファ１５６を介してＣＴＡＧＲＡＭ１３０に
当該トレーサスタートコマンド信号を送出する。コント
ローラ１５４は、またアドレスカウントアップ信号をア
ドレスカウンタ１５１に供給してそのカウントアップ動
作を生じさせ、また入出力バッファ１５７を入力バッフ
ァとして動作させる（入出力バッファ１５７をスルーで
データを通過させる）入出力制御信号を入出力バッファ
１５７の出力イネーブルへ送出する。
【００２５】トレース回路１２６から出力される書き込
みデータは、この時刻にマルチプロセッサシステムを構
成している他のＣＰＵ、すなわち、“トレーサとして指
定されたＣＰＵ以外の通常の動作をしている１又は複数
のＣＰＵ”によって時系列上で順次に発生され、グロー
バルバス１２上に流れる処理データ（トレース情報）で
ある。このグローバルバス１２上に流れる処理データに
は、ＣＰＵ１０−ｊ内のバスブリッジ１２０−ｊにおい
て遂行されるキャッシュコヒーレンシに係る処理データ
も含まれる。このトレース情報は、トレーサとして動作
しているＣＰＵ１０−ｉのバスブリッジ１２０−ｉ内の
グローバルバスインタフェース１２１を経てトレーサ回
路１２６に引き込まれる。そのトレース情報は、バス上
の同期信号、バスを要求したプロセッサ番号、バスを獲
得したプロセッサ番号、コマンドアドレス等を含むが、
これらを一度に取り込む必要はなく、複数のトレースモ
ードを設けてモード毎に取り込む情報の種類を決めても
よい。また、コントローラ１５４から出力バッファ１５
６を経てＣＴＡＧＲＡＭ１３０へ書き込みの開始を指示
する２ビットのトレーサスタートコマンド信号が供給さ
れ、該２ビットのトレーサスタートコマンド信号の制御
の下に、入出力バッファ１５７からＣＴＡＧＲＡＭ１３
０へ時系列上で順次に供給されるトレース情報の各々
は、出力バッファ１５５から時系列上で順次に出力され
る各アドレスで指定されるＣＴＡＧＲＡＭ１３０の記憶
位置に順次に書き込まれる。
みデータは、この時刻にマルチプロセッサシステムを構
成している他のＣＰＵ、すなわち、“トレーサとして指
定されたＣＰＵ以外の通常の動作をしている１又は複数
のＣＰＵ”によって時系列上で順次に発生され、グロー
バルバス１２上に流れる処理データ（トレース情報）で
ある。このグローバルバス１２上に流れる処理データに
は、ＣＰＵ１０−ｊ内のバスブリッジ１２０−ｊにおい
て遂行されるキャッシュコヒーレンシに係る処理データ
も含まれる。このトレース情報は、トレーサとして動作
しているＣＰＵ１０−ｉのバスブリッジ１２０−ｉ内の
グローバルバスインタフェース１２１を経てトレーサ回
路１２６に引き込まれる。そのトレース情報は、バス上
の同期信号、バスを要求したプロセッサ番号、バスを獲
得したプロセッサ番号、コマンドアドレス等を含むが、
これらを一度に取り込む必要はなく、複数のトレースモ
ードを設けてモード毎に取り込む情報の種類を決めても
よい。また、コントローラ１５４から出力バッファ１５
６を経てＣＴＡＧＲＡＭ１３０へ書き込みの開始を指示
する２ビットのトレーサスタートコマンド信号が供給さ
れ、該２ビットのトレーサスタートコマンド信号の制御
の下に、入出力バッファ１５７からＣＴＡＧＲＡＭ１３
０へ時系列上で順次に供給されるトレース情報の各々
は、出力バッファ１５５から時系列上で順次に出力され
る各アドレスで指定されるＣＴＡＧＲＡＭ１３０の記憶
位置に順次に書き込まれる。
【００２６】そして、トレース情報の書き込み終了時刻
に、サービスプロセッサ２６のコンソールからトレース
ストップコマンドが入力される。このコマンドは、診断
プロセッサ２４、診断バス２２を経てトレーサとして動
作しているＣＰＵ１０−ｉで受け取られる。そのＣＰＵ
１０−ｉのバスブリッジ１２０−ｉ内の診断バスインタ
フェース１２９から２ビットのトレーサストップコマン
ド信号が出力される。この時刻におけるモード信号は、
“１”の信号でトレーサモードの信号状態にある。２ビ
ットのトレースストップコマンド信号を受けたコントロ
ーラ１５４は、そのトレースストップコマンド信号を出
力バッファ１５６を経てＣＴＡＧＲＡＭ１３０へ供給し
てトレース情報のＣＴＡＧＲＡＭ１３０への書き込みを
停止する。
に、サービスプロセッサ２６のコンソールからトレース
ストップコマンドが入力される。このコマンドは、診断
プロセッサ２４、診断バス２２を経てトレーサとして動
作しているＣＰＵ１０−ｉで受け取られる。そのＣＰＵ
１０−ｉのバスブリッジ１２０−ｉ内の診断バスインタ
フェース１２９から２ビットのトレーサストップコマン
ド信号が出力される。この時刻におけるモード信号は、
“１”の信号でトレーサモードの信号状態にある。２ビ
ットのトレースストップコマンド信号を受けたコントロ
ーラ１５４は、そのトレースストップコマンド信号を出
力バッファ１５６を経てＣＴＡＧＲＡＭ１３０へ供給し
てトレース情報のＣＴＡＧＲＡＭ１３０への書き込みを
停止する。
【００２７】この書き込み停止後、サービスプロセッサ
２６のコンソールからトレースリードコマンドが入力さ
れる。このコマンドは、診断プロセッサ２４、診断バス
２２を経てトレーサとして動作しているＣＰＵ１０−ｉ
で受け取られる。そのＣＰＵ１０−ｉのバスブリッジ１
２０−ｉ内の診断バスインタフェース１２９から２ビッ
トのトレーサリードコマンド信号（ＣＭＤ）が出力され
る。この時刻におけるモード信号は、“１”の信号で、
トレーサモードの信号状態にある。トレースリードコマ
ンド信号を受けるコントローラ１５４は、アドレスカウ
ンタ１５１にカウントアップ信号を供給してトレース情
報を読み出すアドレスをアドレスカウンタ１５１から出
力バッファ１５５を経てＣＴＡＧＲＡＭ１３０へ供給す
る。この読み出しアドレスに応答するＣＴＡＧＲＡＭ１
３０からトレース情報を読み出す。ＣＴＡＧＲＡＭ１３
０から読み出されて来たトレース情報は、診断バスイン
タフェース１２９、診断バス２２を経て診断プロセッサ
２４で採取されてＣＰＵの動作の検証に供される。
２６のコンソールからトレースリードコマンドが入力さ
れる。このコマンドは、診断プロセッサ２４、診断バス
２２を経てトレーサとして動作しているＣＰＵ１０−ｉ
で受け取られる。そのＣＰＵ１０−ｉのバスブリッジ１
２０−ｉ内の診断バスインタフェース１２９から２ビッ
トのトレーサリードコマンド信号（ＣＭＤ）が出力され
る。この時刻におけるモード信号は、“１”の信号で、
トレーサモードの信号状態にある。トレースリードコマ
ンド信号を受けるコントローラ１５４は、アドレスカウ
ンタ１５１にカウントアップ信号を供給してトレース情
報を読み出すアドレスをアドレスカウンタ１５１から出
力バッファ１５５を経てＣＴＡＧＲＡＭ１３０へ供給す
る。この読み出しアドレスに応答するＣＴＡＧＲＡＭ１
３０からトレース情報を読み出す。ＣＴＡＧＲＡＭ１３
０から読み出されて来たトレース情報は、診断バスイン
タフェース１２９、診断バス２２を経て診断プロセッサ
２４で採取されてＣＰＵの動作の検証に供される。
【００２８】このように、この例の構成によれば、マル
チプロセッサシステムを構成している１つのＣＰＵ内の
バスブリッジの通常の動作を一旦解除すると同時に、そ
のバスブリッジにトレース機能を行なわせるように当該
バスブリッジの構成を再構成するようにしたので、マル
チプロセッサシステムにトレース機能を設けるに当たっ
て、バスブリッジに既設のＣＴＡＧＲＡＭをそれ本来の
記憶機能のほか、トレース用メモリとしても活用できる
から、マルチプロセッサシステムに新たにトレース専用
のメモリを装備する必要性がなくなり、マルチプロセッ
サシステムにトレーサを設ける場合のコストを削減する
ことができる。また、ＬＳＩ内にトレース専用のメモリ
を設けようとする場合に生じてしまう制約、すなわち、
ＬＳＩの収容性やコストの制限から限られた容量のメモ
リしかトレース情報の記憶に使用し得なくなるという制
約が、バスブリッジのＣＴＡＧＲＡＭのトレース用メモ
リへの共用により、大幅に緩和されるから、トレーサと
しての性能を向上させることがてきる。
チプロセッサシステムを構成している１つのＣＰＵ内の
バスブリッジの通常の動作を一旦解除すると同時に、そ
のバスブリッジにトレース機能を行なわせるように当該
バスブリッジの構成を再構成するようにしたので、マル
チプロセッサシステムにトレース機能を設けるに当たっ
て、バスブリッジに既設のＣＴＡＧＲＡＭをそれ本来の
記憶機能のほか、トレース用メモリとしても活用できる
から、マルチプロセッサシステムに新たにトレース専用
のメモリを装備する必要性がなくなり、マルチプロセッ
サシステムにトレーサを設ける場合のコストを削減する
ことができる。また、ＬＳＩ内にトレース専用のメモリ
を設けようとする場合に生じてしまう制約、すなわち、
ＬＳＩの収容性やコストの制限から限られた容量のメモ
リしかトレース情報の記憶に使用し得なくなるという制
約が、バスブリッジのＣＴＡＧＲＡＭのトレース用メモ
リへの共用により、大幅に緩和されるから、トレーサと
しての性能を向上させることがてきる。
【００２９】◇第２実施例 図５は、この発明の第２実施例であるトレーサを含むマ
ルチプロセッサシステムの電気的構成を示すブロック
図、図６は、同トレーサとして動作するＣＰＵ、及びマ
ルチプロセッサシステムを構成する他のＣＰＵの電気的
構成を示すブロック図、図７は、同トレーサとして動作
するＣＰＵ内のバスブリッジの電気的構成のブロック
図、また、図８は、同トレーサとして動作するＣＰＵ内
のバスブリッジのＣＴＡＧインタフェースの詳細図てあ
る。この実施例の構成が、第１実施例のそれと大きく異
なるところは、診断バス２２の代わりに、トレース専用
の信号線２２Ａを設け、信号線２２Ａを介してトレース
コマンドをバスブリッジ１２０−ｉの診断インタフェー
ス１２９Ａへ転送するようにした点である。すなわち、
サービスプロセッサ２６から、診断プロセッサ２４、信
号線２２Ａを介してバスブリッジ１２０−ｉの診断イン
タフェース１２９Ａへトレーサコマンドを転送する。信
号線インタフェース１２９Ａは、トレーサコマンドに応
答してそのトレースコマンドの種類に応じた２ビットの
トレースコマンド信号及び“１”又は“０”のモード信
号を出力する。これらトレースコマンド信号及びモード
信号に応じてグローバルバス１２上のトレース情報をバ
スブリッジ１２０−ｉのＣＴＡＧＲＡＭ１３０に記憶さ
せて、バスブリッジ１２０−ｉにトレース機能を付与す
るようにした点である。なお、これ以外の点では、この
例の構成は、第１実施例は同一構成であるので、図５乃
至図８においては、図１乃至図４の構成部分と同一の各
部には同一の符号を付してその説明を省略する。
ルチプロセッサシステムの電気的構成を示すブロック
図、図６は、同トレーサとして動作するＣＰＵ、及びマ
ルチプロセッサシステムを構成する他のＣＰＵの電気的
構成を示すブロック図、図７は、同トレーサとして動作
するＣＰＵ内のバスブリッジの電気的構成のブロック
図、また、図８は、同トレーサとして動作するＣＰＵ内
のバスブリッジのＣＴＡＧインタフェースの詳細図てあ
る。この実施例の構成が、第１実施例のそれと大きく異
なるところは、診断バス２２の代わりに、トレース専用
の信号線２２Ａを設け、信号線２２Ａを介してトレース
コマンドをバスブリッジ１２０−ｉの診断インタフェー
ス１２９Ａへ転送するようにした点である。すなわち、
サービスプロセッサ２６から、診断プロセッサ２４、信
号線２２Ａを介してバスブリッジ１２０−ｉの診断イン
タフェース１２９Ａへトレーサコマンドを転送する。信
号線インタフェース１２９Ａは、トレーサコマンドに応
答してそのトレースコマンドの種類に応じた２ビットの
トレースコマンド信号及び“１”又は“０”のモード信
号を出力する。これらトレースコマンド信号及びモード
信号に応じてグローバルバス１２上のトレース情報をバ
スブリッジ１２０−ｉのＣＴＡＧＲＡＭ１３０に記憶さ
せて、バスブリッジ１２０−ｉにトレース機能を付与す
るようにした点である。なお、これ以外の点では、この
例の構成は、第１実施例は同一構成であるので、図５乃
至図８においては、図１乃至図４の構成部分と同一の各
部には同一の符号を付してその説明を省略する。
【００３０】図５乃至図８を参照して、この例の動作に
ついて説明する。トレース開始時に、トレーススタート
コマンドが、診断プロセッサ２４、信号線２２Ａを経て
マルチプロセッサシステム内のトレース機能が予め割り
当てられているＣＰＵ１０−ｉへ転送されてその信号線
インタフェース１２９Ａから２ビットのトレーススター
トコマンド信号及び“１”のモード信号が出力される。
これら両信号に応答したコントローラ１５４は、２ビッ
トのトレーススタートコマンド信号を出力バッファ１５
６を経てＣＴＡＧＲＡＭ１３０に供給すると同時に、ア
ドレスカウンタ１５１からアドレスを出力させてそのア
ドレスを出力バッファ１５５を経てＣＴＡＧＲＡＭ１３
０へ供給し、かつトレーサ回路１２６からの書き込みデ
ータ、すなわち、トレース情報を入出力バッファ１５７
を経てＣＴＡＧＲＡＭ１３０へ供給する。これにより、
トレース情報は、アドレスカウンタ１５１から供給され
て来たアドレスで指定されるＣＴＡＧＲＡＭ１３０の記
憶位置に書き込まれる。この書き込みは、グローバルバ
ス１２上に流れる処理データ、すなわち、トレース情報
毎に行われる。トレース情報の書き込み終了は、サービ
スプロセッサ２６から発生されるトレースストップコマ
ンドによって、第１実施例と同様にして終了される。ま
た、トレース情報のＣＴＡＧＲＡＭ１３０からの読み出
しは、サービスプロセッサ２６から発生されるトレース
リードコマンドによって、第１実施例と同様にして行わ
れる。
ついて説明する。トレース開始時に、トレーススタート
コマンドが、診断プロセッサ２４、信号線２２Ａを経て
マルチプロセッサシステム内のトレース機能が予め割り
当てられているＣＰＵ１０−ｉへ転送されてその信号線
インタフェース１２９Ａから２ビットのトレーススター
トコマンド信号及び“１”のモード信号が出力される。
これら両信号に応答したコントローラ１５４は、２ビッ
トのトレーススタートコマンド信号を出力バッファ１５
６を経てＣＴＡＧＲＡＭ１３０に供給すると同時に、ア
ドレスカウンタ１５１からアドレスを出力させてそのア
ドレスを出力バッファ１５５を経てＣＴＡＧＲＡＭ１３
０へ供給し、かつトレーサ回路１２６からの書き込みデ
ータ、すなわち、トレース情報を入出力バッファ１５７
を経てＣＴＡＧＲＡＭ１３０へ供給する。これにより、
トレース情報は、アドレスカウンタ１５１から供給され
て来たアドレスで指定されるＣＴＡＧＲＡＭ１３０の記
憶位置に書き込まれる。この書き込みは、グローバルバ
ス１２上に流れる処理データ、すなわち、トレース情報
毎に行われる。トレース情報の書き込み終了は、サービ
スプロセッサ２６から発生されるトレースストップコマ
ンドによって、第１実施例と同様にして終了される。ま
た、トレース情報のＣＴＡＧＲＡＭ１３０からの読み出
しは、サービスプロセッサ２６から発生されるトレース
リードコマンドによって、第１実施例と同様にして行わ
れる。
【００３１】このように、この例の構成によれば、マル
チプロセッサシステムを構成している１つのＣＰＵ内の
バスブリッジの通常の動作の一時的な解除と同時に、そ
のバスブリッジをトレーサに再構築するようにしたの
で、マルチプロセッサシステムにトレース機能を設ける
に当たって、バスブリッジに既設のＣＴＡＧＲＡＭをそ
れ本来の記憶機能のほか、トレース用メモリとしても活
用できるから、マルチプロセッサシステムに新たにトレ
ース専用のメモリを装備する必要性はなくなり、マルチ
プロセッサシステムにトレーサを設ける場合のコストを
削減することができる。また、ＬＳＩ内にトレース専用
のメモリを設けようとする場合に生じてしまう制約、す
なわち、ＬＳＩの収容性やコストの制限から限られた容
量のメモリしかトレース情報の記憶に使用し得なくなる
という制約が、バスブリッジのＣＴＡＧＲＡＭのトレー
ス用メモリへの共用により、大幅に緩和されるから、ト
レーサとしての性能を向上させることがてきる。
チプロセッサシステムを構成している１つのＣＰＵ内の
バスブリッジの通常の動作の一時的な解除と同時に、そ
のバスブリッジをトレーサに再構築するようにしたの
で、マルチプロセッサシステムにトレース機能を設ける
に当たって、バスブリッジに既設のＣＴＡＧＲＡＭをそ
れ本来の記憶機能のほか、トレース用メモリとしても活
用できるから、マルチプロセッサシステムに新たにトレ
ース専用のメモリを装備する必要性はなくなり、マルチ
プロセッサシステムにトレーサを設ける場合のコストを
削減することができる。また、ＬＳＩ内にトレース専用
のメモリを設けようとする場合に生じてしまう制約、す
なわち、ＬＳＩの収容性やコストの制限から限られた容
量のメモリしかトレース情報の記憶に使用し得なくなる
という制約が、バスブリッジのＣＴＡＧＲＡＭのトレー
ス用メモリへの共用により、大幅に緩和されるから、ト
レーサとしての性能を向上させることがてきる。
【００３２】以上、この発明の実施例を図面を参照して
詳述して来たが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、ＣＰＵは、バスブリッジを含む構成のもの
であったが、マルチプロセッサシステム内の各ＣＰＵが
メモリを含み、そのメモリがＣＰＵの接続されるバスに
インタフェースを介して接続される構成であり、当該メ
モリがトレース以外の目的にも使用されるものであり、
当該ＣＰＵがトレーサとしての機能を指定されたとき
に、当該メモリがトレース目的に使用し得るように切り
替えられる構成のマルチプロセッサシステムでもよい。
この場合にも、診断バスを介してトレースコマンドをト
レーサとして機能し得るＣＰＵへ転送するか、又はトレ
ース専用の信号線を介して当該ＣＰＵへ転送するように
するかは、また任意である。
詳述して来たが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、ＣＰＵは、バスブリッジを含む構成のもの
であったが、マルチプロセッサシステム内の各ＣＰＵが
メモリを含み、そのメモリがＣＰＵの接続されるバスに
インタフェースを介して接続される構成であり、当該メ
モリがトレース以外の目的にも使用されるものであり、
当該ＣＰＵがトレーサとしての機能を指定されたとき
に、当該メモリがトレース目的に使用し得るように切り
替えられる構成のマルチプロセッサシステムでもよい。
この場合にも、診断バスを介してトレースコマンドをト
レーサとして機能し得るＣＰＵへ転送するか、又はトレ
ース専用の信号線を介して当該ＣＰＵへ転送するように
するかは、また任意である。
【００３３】
【発明の効果】以上説明したように、この発明の構成に
よれば、マルチプロセッサシステムを構成している１つ
のプロセッサの通常の動作を一時的に解除すると同時
に、そのプロセッサをトレーサに再構成するようにした
ので、マルチプロセッサシステムにトレース機能を設け
るに当たって、ＣＰＵのメモリをトレース用メモリとし
ても活用できるから、マルチプロセッサシステムのＣＰ
Ｕに新たにトレース専用のメモリを装備する必要性はな
くなり、マルチプロセッサシステムにトレーサを設ける
場合のコストを削減することができる。また、ＣＰＵを
搭載するＬＳＩ内にトレース専用のメモリを設けようと
する場合には生じてしまう制約、すなわち、ＬＳＩの収
容性やコストの制限から限られた容量のメモリしかトレ
ース情報の記憶に使用し得なくなるという制約が、ＣＰ
Ｕに内蔵するメモリのトレース用メモリへの共用によ
り、大幅に緩和されるから、トレーサとしての性能を向
上させることがてきる。
よれば、マルチプロセッサシステムを構成している１つ
のプロセッサの通常の動作を一時的に解除すると同時
に、そのプロセッサをトレーサに再構成するようにした
ので、マルチプロセッサシステムにトレース機能を設け
るに当たって、ＣＰＵのメモリをトレース用メモリとし
ても活用できるから、マルチプロセッサシステムのＣＰ
Ｕに新たにトレース専用のメモリを装備する必要性はな
くなり、マルチプロセッサシステムにトレーサを設ける
場合のコストを削減することができる。また、ＣＰＵを
搭載するＬＳＩ内にトレース専用のメモリを設けようと
する場合には生じてしまう制約、すなわち、ＬＳＩの収
容性やコストの制限から限られた容量のメモリしかトレ
ース情報の記憶に使用し得なくなるという制約が、ＣＰ
Ｕに内蔵するメモリのトレース用メモリへの共用によ
り、大幅に緩和されるから、トレーサとしての性能を向
上させることがてきる。
【図１】この発明の第１実施例であるトレーサを含むマ
ルチプロセッサシステムの電気的構成を示すブロック図
である。
ルチプロセッサシステムの電気的構成を示すブロック図
である。
【図２】同トレーサとして動作するＣＰＵ、及びマルチ
プロセッサシステムを構成する他のＣＰＵの電気的構成
を示すブロック図である。
プロセッサシステムを構成する他のＣＰＵの電気的構成
を示すブロック図である。
【図３】同トレーサとして動作するＣＰＵ内のバスブリ
ッジの電気的構成のブロック図である。
ッジの電気的構成のブロック図である。
【図４】同トレーサとして動作するＣＰＵ内のバスブリ
ッジのＣＴＡＧインタフェースの詳細図てある。
ッジのＣＴＡＧインタフェースの詳細図てある。
【図５】この発明の第２実施例であるトレーサを含むマ
ルチプロセッサシステムの電気的構成を示すブロック図
である。
ルチプロセッサシステムの電気的構成を示すブロック図
である。
【図６】同トレーサとして動作するＣＰＵ、及びマルチ
プロセッサシステムを構成する他のＣＰＵの電気的構成
を示すブロック図である。
プロセッサシステムを構成する他のＣＰＵの電気的構成
を示すブロック図である。
【図７】同トレーサとして動作するＣＰＵ内のバスブリ
ッジの電気的構成のブロック図である。
ッジの電気的構成のブロック図である。
【図８】同トレーサとして動作するＣＰＵ内のバスブリ
ッジのＣＴＡＧインタフェースの詳細図てある。
ッジのＣＴＡＧインタフェースの詳細図てある。
【図９】従来技術を説明するための説明図である。
【図１０】別の従来技術を説明するための説明図であ
る。
る。
１０−ｉ ＣＰＵ（プロセッサ） １０−ｊ ＣＰＵ（プロセッサ） １２ グローバルバス（バス） ２２ 診断バス（モード設定手段の一部） ２２Ａ トレーサ専用の信号線（モード設定手段の
一部） ２４ 診断プロセッサ（モード設定手段の一部） ２６ サービスプロセッサ（モード設定手段の一
部） １２１ グローバルバスインタフェース（引き込み
手段の一部） １２６ トレーサ回路（引き込み手段の一部） １２８ ＣＴＡＧインタフェース（引き込み手段の
残部） １２９ 診断バスインタフェース（モード設定手段
の残部） １２９Ａ 信号線インタフェース（モード設定手段の
残部） １３０ ＣＴＡＧＲＡＭ（記憶手段） １５１ アドレスカウンタ（記憶制御手段の一部） １５２ セレクタ（記憶制御手段の一部） １５３ セレクタ（記憶制御手段の一部） １５４ コントローラ（記憶制御手段の一部） １５５ 出力バッファ（記憶制御手段の一部） １５６ 出力バッファ（記憶制御手段の一部） １５７ 入出力バッファ（記憶制御手段の残部）
一部） ２４ 診断プロセッサ（モード設定手段の一部） ２６ サービスプロセッサ（モード設定手段の一
部） １２１ グローバルバスインタフェース（引き込み
手段の一部） １２６ トレーサ回路（引き込み手段の一部） １２８ ＣＴＡＧインタフェース（引き込み手段の
残部） １２９ 診断バスインタフェース（モード設定手段
の残部） １２９Ａ 信号線インタフェース（モード設定手段の
残部） １３０ ＣＴＡＧＲＡＭ（記憶手段） １５１ アドレスカウンタ（記憶制御手段の一部） １５２ セレクタ（記憶制御手段の一部） １５３ セレクタ（記憶制御手段の一部） １５４ コントローラ（記憶制御手段の一部） １５５ 出力バッファ（記憶制御手段の一部） １５６ 出力バッファ（記憶制御手段の一部） １５７ 入出力バッファ（記憶制御手段の残部）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/36 G06F 15/173 G06F 15/177
Claims (8)
- 【請求項１】 複数のプロセッサがバスに接続されるマ
ルチプロセッサシステムのプロセッサが動作していると
きに、バスに流れるデータやコマンドを順に追うための
トレース方法であって、 前記複数のプロセッサのうち、記憶手段を有し、トレー
スモードに設定可能な１つの特定プロセッサをトレース
モードに設定することで、 該特定プロセッサ以外のプロセッサの動作によって前記
バスに流れるデータやコマンドを順次前記特定プロセッ
サに引き込ませ、 引き込んだデータやコマンドを前記特定プロセッサが管
轄する記憶手段に順次記憶させてトレース情報を採取さ
せることを特徴とするマルチプロセッサシステムで用い
られるトレース方法。 - 【請求項２】 前記トレースモードの設定を、マルチプ
ロセッサシステムの診断バスを介して行うことを特徴と
する請求項１記載のマルチプロセッサシステムで用いら
れるトレース方法。 - 【請求項３】 前記トレースモードの設定を、トレース
モード専用の信号線を介して行うことを特徴とする請求
項１記載のマルチプロセッサシステムで用いられるトレ
ース方法。 - 【請求項４】 前記特定プロセッサ内のローカルバスと
マルチプロセッサシステムのグローバルバスとを接続す
るバスブリッジのタグ情報記憶手段を、前記特定プロセ
ッサに、前記記憶手段として用いさせ、前記トレース情
報を採取させることを特徴とする請求項１、２、又は３
記載のマルチプロセッサシステムで用いられるトレース
方法。 - 【請求項５】 複数のプロセッサがバスに接続されるマ
ルチプロセッサシステムのプロセッサが動作していると
きに、バスに流れるデータやコマンドを順に追うマルチ
プロセッサシステムで用いられるトレース装置であっ
て、 前記バスに接続される複数のプロセッサのうち、記憶手
段を有し、かつ、トレースモードに設定可能な１つの特
定プロセッサと、 該１つの特定プロセッサに接続され、前記１つの特定プ
ロセッサをトレースモードに設定するモード設定手段
と、 前記バスに接続され、前記１つの特定プロセッサ以外の
プロセッサの動作によって前記バスに流れる前記データ
やコマンドを前記特定プロセッサに引き込む引き込み手
段と、 該引き込み手段により前記１つの特定プロセッサに引き
込んだ前記データやコマンドを前記１つの特定プロセッ
サの記憶手段に順次記憶させる記憶制御手段とを設けた
ことを特徴とするマルチプロセッサシステムで用いられ
るトレース装置。 - 【請求項６】 前記モード設定手段は、マルチプロセッ
サシステムの診断バスを含んで構成されることを特徴と
する請求項５記載のマルチプロセッサシステムで用いら
れるトレース装置。 - 【請求項７】 前記モード設定手段は、トレースモード
専用の信号線を含んで構成されることを特徴とする請求
項５記載のマルチプロセッサシステムで用いられるトレ
ース装置。 - 【請求項８】 前記バスは、複数のプロセッサが接続さ
れるグローバルバスであり、かつ、 前記記憶手段は、前記１つの特定プロセッサ内のローカ
ルバスと前記グローバルバスとの間に接続されたバスブ
リッジのタグ情報記憶手段としたことを特徴とする請求
項５、６、又は７記載のマルチプロセッサシステムで用
いられるトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32270298A JP3147876B2 (ja) | 1998-11-12 | 1998-11-12 | マルチプロセッサシステムで用いられるトレース方法及びトレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32270298A JP3147876B2 (ja) | 1998-11-12 | 1998-11-12 | マルチプロセッサシステムで用いられるトレース方法及びトレース装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148533A JP2000148533A (ja) | 2000-05-30 |
| JP3147876B2 true JP3147876B2 (ja) | 2001-03-19 |
Family
ID=18146675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32270298A Expired - Fee Related JP3147876B2 (ja) | 1998-11-12 | 1998-11-12 | マルチプロセッサシステムで用いられるトレース方法及びトレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147876B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060110359A (ko) * | 2004-02-09 | 2006-10-24 | 콘티넨탈 테베스 아게 운트 코. 오하게 | 자동차내의 임계 안전 컴퓨터 시스템을 위한 통합형시스템용 디바이스 및 방법 |
| EP1999588A1 (en) * | 2006-03-09 | 2008-12-10 | ARM Limited | An apparatus, method and computer program product for generating trace data |
| JP5217128B2 (ja) * | 2006-08-01 | 2013-06-19 | 日本電気株式会社 | エミュレーション装置及びエミュレーション方法 |
| JP4768658B2 (ja) * | 2007-03-30 | 2011-09-07 | エヌイーシーコンピュータテクノ株式会社 | 解析情報の採取方法及びトレーサー回路 |
| JP5470177B2 (ja) * | 2010-07-06 | 2014-04-16 | 株式会社日立製作所 | トレースシステム |
| US8918797B2 (en) * | 2011-06-10 | 2014-12-23 | International Business Machines Corporation | Processing operator message commands |
| US10031834B2 (en) | 2016-08-31 | 2018-07-24 | Microsoft Technology Licensing, Llc | Cache-based tracing for time travel debugging and analysis |
| US10459824B2 (en) * | 2017-09-18 | 2019-10-29 | Microsoft Technology Licensing, Llc | Cache-based trace recording using cache coherence protocol data |
| US11907091B2 (en) | 2018-02-16 | 2024-02-20 | Microsoft Technology Licensing, Llc | Trace recording by logging influxes to an upper-layer shared cache, plus cache coherence protocol transitions among lower-layer caches |
-
1998
- 1998-11-12 JP JP32270298A patent/JP3147876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000148533A (ja) | 2000-05-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |