JPH0317735A - 半導体演算装置 - Google Patents
半導体演算装置Info
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- JPH0317735A JPH0317735A JP15169789A JP15169789A JPH0317735A JP H0317735 A JPH0317735 A JP H0317735A JP 15169789 A JP15169789 A JP 15169789A JP 15169789 A JP15169789 A JP 15169789A JP H0317735 A JPH0317735 A JP H0317735A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000873 masking effect Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はバイブライン処理装置を内蔵した半導体装置の
中の最大値演算装置に関する。
中の最大値演算装置に関する。
〔従来の技術Ｊ
従来のバイブライン処理装置を内蔵した半導体装置の中
の最大値演算回路の構成は第３図に示されるようなもの
である．この最大値演算回路は近年ファジーチップの開
発が望まれてきて以来新しいアイデアの回路の開発が進
んで来ている．このファジーチップの中の演算回路に期
待される能力の一つとしては大量のデータを高速で最大
値の演算をする事である． しかもＬＳＩ化するためには、回路は単純であり、かつ
小さく、かつ速く動作しなければならない． ［発明が解決しようとする課題］ しかし従来の回路構成の問題点としては、第３図に示さ
れるように、２値同士の比較がされるのみであり，多数
のデータの一括した比較が出来ないことである．また一
般的には多数のデータを比較するために第４図に示され
るように２個づつの比較を繰り返すことで対応を取って
いるのが現状である．ファジーチップはリアルタイムで
データを高速に処理し、結果を出力する必要があるので
，第３図及び第４図の回路構成では処理速度及び素子数
の多さから６現実的ではない，そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
多数のデータであっても高速に最大値の演算を簡単な回
路構成で実現した半導体演算装置を提供することにある
．〔課題を解決するための手段１ バイブライン処理装置を内蔵する半導体装置に於で， （ａ）第一の入力データのシフトレジスタ手段、（ｂ）
第二のデータマスキング状態保持手段、（ｃ）第一の入
力データのシフトレジスタ手段と第二のデータマスキン
グ状態保持手段の出力値を入力とする第三のゲート手段
、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段，第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段， （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段， （ｇ）第七のフリップフロツプ手段の出力を入力にする
第二のデータマスキング状態の保持手段（ｈ）及び第一
の入力データのシフトレジスタ手段と第三のゲート手段
の間にある第八のインバータ手段、 （ｉ）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインパータ手段、 （ｊ）第五のシフトレジスタ手段の出力と外部信号を入
力とし、その出力が第一のシフトレジスタ手段の入力で
ある第九の入力信号選択手段とから成る構成を特徴とす
る半導体演算装置。
の最大値演算回路の構成は第３図に示されるようなもの
である．この最大値演算回路は近年ファジーチップの開
発が望まれてきて以来新しいアイデアの回路の開発が進
んで来ている．このファジーチップの中の演算回路に期
待される能力の一つとしては大量のデータを高速で最大
値の演算をする事である． しかもＬＳＩ化するためには、回路は単純であり、かつ
小さく、かつ速く動作しなければならない． ［発明が解決しようとする課題］ しかし従来の回路構成の問題点としては、第３図に示さ
れるように、２値同士の比較がされるのみであり，多数
のデータの一括した比較が出来ないことである．また一
般的には多数のデータを比較するために第４図に示され
るように２個づつの比較を繰り返すことで対応を取って
いるのが現状である．ファジーチップはリアルタイムで
データを高速に処理し、結果を出力する必要があるので
，第３図及び第４図の回路構成では処理速度及び素子数
の多さから６現実的ではない，そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
多数のデータであっても高速に最大値の演算を簡単な回
路構成で実現した半導体演算装置を提供することにある
．〔課題を解決するための手段１ バイブライン処理装置を内蔵する半導体装置に於で， （ａ）第一の入力データのシフトレジスタ手段、（ｂ）
第二のデータマスキング状態保持手段、（ｃ）第一の入
力データのシフトレジスタ手段と第二のデータマスキン
グ状態保持手段の出力値を入力とする第三のゲート手段
、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段，第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段， （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段， （ｇ）第七のフリップフロツプ手段の出力を入力にする
第二のデータマスキング状態の保持手段（ｈ）及び第一
の入力データのシフトレジスタ手段と第三のゲート手段
の間にある第八のインバータ手段、 （ｉ）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインパータ手段、 （ｊ）第五のシフトレジスタ手段の出力と外部信号を入
力とし、その出力が第一のシフトレジスタ手段の入力で
ある第九の入力信号選択手段とから成る構成を特徴とす
る半導体演算装置。
［作 用］
本発明の上記の構成によれば、第一の入力データのシフ
トレジスタ手段からの第一ビットが第八のインバータ手
段を経由して第三のゲート手段に入力され，その出力デ
ータが第四の多入力ゲート手段に入力される．この時の
第八のインバータ手段の出力が１であり、かつ外の入力
レジスタの出力につながる他の第八のインバータ手段の
出力ら１の場合は第四の多入力ゲートの第九のインバー
タ手段への入力は１であり、第五のシフトレジスタ手段
の入力はＯである．しかし、第一のシフトレジスタ手段
の第一のビットの値が１の場合には、第八のインバータ
手段の出力はＯとなり、第四の多入力ゲート手段の出力
はＯとｆ（り、この値と第三のゲート手段のＯ出力を入
力とする第六のゲート手段の出力が第七のフリップフロ
ップ手段を通して第二のデータマスキング状態保持手段
に伝えられて、第一の入力データのシフトレジスタ手段
の以後の出力データを第三のゲート手段によりマスキン
グし、すべてｌの状態にする．そして最大値が第五のシ
フトレジスタ手段に入力されるとと６に第九の選択手段
を通って第一のシフトレジスタ手段にフィードバックさ
れる．このタイミングと同期して第十一のシフトレジス
タ手段に次のシリアルデータのＭＳＢデータが入力され
る．前述のフィードバックされた値と、次のシリアルデ
ータのＭＳＢデータが同一のシーケンスで最大値演算さ
れていく．このことにより、以後の最大値演算のスピー
ドアップが可能となる特徴を有する． 〔実 施 例１ 第ｉ図は本発明の実施例の回路図である．説明を分かり
やすくするために４ビットの数で、３ＶＡの数の最小値
を求める仕組みについて詳しく説明する．説明を分かり
やすくするために１４の比較器の部分についての説明を
先にする。
トレジスタ手段からの第一ビットが第八のインバータ手
段を経由して第三のゲート手段に入力され，その出力デ
ータが第四の多入力ゲート手段に入力される．この時の
第八のインバータ手段の出力が１であり、かつ外の入力
レジスタの出力につながる他の第八のインバータ手段の
出力ら１の場合は第四の多入力ゲートの第九のインバー
タ手段への入力は１であり、第五のシフトレジスタ手段
の入力はＯである．しかし、第一のシフトレジスタ手段
の第一のビットの値が１の場合には、第八のインバータ
手段の出力はＯとなり、第四の多入力ゲート手段の出力
はＯとｆ（り、この値と第三のゲート手段のＯ出力を入
力とする第六のゲート手段の出力が第七のフリップフロ
ップ手段を通して第二のデータマスキング状態保持手段
に伝えられて、第一の入力データのシフトレジスタ手段
の以後の出力データを第三のゲート手段によりマスキン
グし、すべてｌの状態にする．そして最大値が第五のシ
フトレジスタ手段に入力されるとと６に第九の選択手段
を通って第一のシフトレジスタ手段にフィードバックさ
れる．このタイミングと同期して第十一のシフトレジス
タ手段に次のシリアルデータのＭＳＢデータが入力され
る．前述のフィードバックされた値と、次のシリアルデ
ータのＭＳＢデータが同一のシーケンスで最大値演算さ
れていく．このことにより、以後の最大値演算のスピー
ドアップが可能となる特徴を有する． 〔実 施 例１ 第ｉ図は本発明の実施例の回路図である．説明を分かり
やすくするために４ビットの数で、３ＶＡの数の最小値
を求める仕組みについて詳しく説明する．説明を分かり
やすくするために１４の比較器の部分についての説明を
先にする。
第２図はこの説明を補助するためのタイミングチャート
図である．また第５図は３個の数の最大値が求められて
いく課程を分かりやすく示したものである．最大値の本
発明による求め方の仕組みを簡単に説明するために、第
５図を基に説明を続ける． 扱う数はＡ．Ｂ．Ｃ．の３個とし、Ａ＝ｌＯＯ１、Ｂ＝
１ １ １０．Ｃ＝ｌＯＯＯ、とする。この中の最大値
はちちろんＢの１１１０である。
図である．また第５図は３個の数の最大値が求められて
いく課程を分かりやすく示したものである．最大値の本
発明による求め方の仕組みを簡単に説明するために、第
５図を基に説明を続ける． 扱う数はＡ．Ｂ．Ｃ．の３個とし、Ａ＝ｌＯＯ１、Ｂ＝
１ １ １０．Ｃ＝ｌＯＯＯ、とする。この中の最大値
はちちろんＢの１１１０である。
（１）第八のインバータ手段により第一の入力データの
シフトレジスタ手段の出力を反転させる．その結果，前
述のＡ．Ｂ．Ｃ、はそれぞれＸＡ＝０１１０、ＸＢ＝０
００ １、ＸＣ＝０ １ １ １と表わされる． （２）ＸＡ．ＸＢ．ＸＣ（７）ＭＳＢのＡＮＤをトルと
ｏ＊ｏ＊ｏ＝ｏであり、Ｍの値としては０が入り，出力
レジスクのＭＳＢはｌが入る．（３）第二のビットのＡ
ＮＤを取ると１＊Ｏ＊１＝Ｏとなり，出力レジスタの第
二ビットには１が入る．このときＸＡとＸＣのビット値
はｌであるので、以後のビットの値は第二のデータマス
キング状態保持手段によりすべてオールｌにマスクする
． このためＸＡ．ＸＢ．ＸＣ、の残ったビットの値はそれ
ぞれ１１、０１．１１になる．（４）第三のビットのＡ
ＮＤを取るとｌ＋ｋ（１＊１＝０となり、出力レジスタ
の第三ビットにはｌが入る． （５）第四のビットのＡＮＤを取るとｌ＊１＊１＝１と
なり、第九のインバータ手段により、出力レジスクの第
四ビッ′トには０が入る．（６）結果として最大値は第
五のシフトレジスタ手段に１１１０が入るのである． 以上のような簡単なシーケンスにより多数の数の最大値
を速く求めることが可能となる。
シフトレジスタ手段の出力を反転させる．その結果，前
述のＡ．Ｂ．Ｃ、はそれぞれＸＡ＝０１１０、ＸＢ＝０
００ １、ＸＣ＝０ １ １ １と表わされる． （２）ＸＡ．ＸＢ．ＸＣ（７）ＭＳＢのＡＮＤをトルと
ｏ＊ｏ＊ｏ＝ｏであり、Ｍの値としては０が入り，出力
レジスクのＭＳＢはｌが入る．（３）第二のビットのＡ
ＮＤを取ると１＊Ｏ＊１＝Ｏとなり，出力レジスタの第
二ビットには１が入る．このときＸＡとＸＣのビット値
はｌであるので、以後のビットの値は第二のデータマス
キング状態保持手段によりすべてオールｌにマスクする
． このためＸＡ．ＸＢ．ＸＣ、の残ったビットの値はそれ
ぞれ１１、０１．１１になる．（４）第三のビットのＡ
ＮＤを取るとｌ＋ｋ（１＊１＝０となり、出力レジスタ
の第三ビットにはｌが入る． （５）第四のビットのＡＮＤを取るとｌ＊１＊１＝１と
なり、第九のインバータ手段により、出力レジスクの第
四ビッ′トには０が入る．（６）結果として最大値は第
五のシフトレジスタ手段に１１１０が入るのである． 以上のような簡単なシーケンスにより多数の数の最大値
を速く求めることが可能となる。
では，第２図のタイミングチャート図にしたがい本発明
の第１図の比較器の部分の回路の説明をすることにする
． （１）初期設定としてリセットパルスを第二のデータマ
スキング状態保持手段にくわえて、第三のゲート手段の
マスキングを解除する． （２）ＣＬＫ２の立ち上がりで第一の入力データのシフ
トレジスタ手段よりＭＳＢ （第一のビット）が第八の
インバータ手段を経由して第三のゲート手段の入力に入
り、この第三のゲート手段の出力が外の同様の出力とと
６に第四の多入カゲート手段に入力される． （３）第四の多入力ゲート手段はいずれが一つの入力の
内に少なくとり一っ０が存在している場合Ｏを出力する
ように設定してある．第一のビット値はＸＡ＝Ｏ．ＸＢ
＝０．ＸＣ＝Ｏであルノテ第四の多入力ゲート手段の出
力は０となり、第九のインバータ手段の出力はｌになり
、第五のシフトレジスタ手段のＭＳＢの値はｌになる．
（４）次の段階で４１ＸＡ＝ｌ．ＸＢ＝Ｏ、ＸＣ＝ｌで
ある．この時は第四の多入力ゲート手段の出力は０とな
りＣＬＫ ｌの立ち上がりで第九のインバータ手段の出
力Ｏが第五のシフトレジスタ手段に入力される．Ａの第
六のゲート手段の出力は１となり、ＸＣＬＫ １のたち
あがりでＡの第二のデータマスキング状態保持手段がア
クティブとなって以後のＡのデータはａｌｌｌにマスキ
ングされる． （５）以下同じシーケンスにしたがって比較器の部分の
最大値演算が自動的に，かつ高速に進んでいく． 第６図は第５図のシフトレジスタと第九のセレクト手段
からなるフィードバックによるシリアルデータとの比較
を分かりやすく説明するための図である．１は第一のシ
フトレジスタ、１１は第十一のシフトレジスタ、５は第
五のシフトレジスタであり、ここには最大値のデータが
入る。以下図にしたがって進めていくことにする。
の第１図の比較器の部分の回路の説明をすることにする
． （１）初期設定としてリセットパルスを第二のデータマ
スキング状態保持手段にくわえて、第三のゲート手段の
マスキングを解除する． （２）ＣＬＫ２の立ち上がりで第一の入力データのシフ
トレジスタ手段よりＭＳＢ （第一のビット）が第八の
インバータ手段を経由して第三のゲート手段の入力に入
り、この第三のゲート手段の出力が外の同様の出力とと
６に第四の多入カゲート手段に入力される． （３）第四の多入力ゲート手段はいずれが一つの入力の
内に少なくとり一っ０が存在している場合Ｏを出力する
ように設定してある．第一のビット値はＸＡ＝Ｏ．ＸＢ
＝０．ＸＣ＝Ｏであルノテ第四の多入力ゲート手段の出
力は０となり、第九のインバータ手段の出力はｌになり
、第五のシフトレジスタ手段のＭＳＢの値はｌになる．
（４）次の段階で４１ＸＡ＝ｌ．ＸＢ＝Ｏ、ＸＣ＝ｌで
ある．この時は第四の多入力ゲート手段の出力は０とな
りＣＬＫ ｌの立ち上がりで第九のインバータ手段の出
力Ｏが第五のシフトレジスタ手段に入力される．Ａの第
六のゲート手段の出力は１となり、ＸＣＬＫ １のたち
あがりでＡの第二のデータマスキング状態保持手段がア
クティブとなって以後のＡのデータはａｌｌｌにマスキ
ングされる． （５）以下同じシーケンスにしたがって比較器の部分の
最大値演算が自動的に，かつ高速に進んでいく． 第６図は第５図のシフトレジスタと第九のセレクト手段
からなるフィードバックによるシリアルデータとの比較
を分かりやすく説明するための図である．１は第一のシ
フトレジスタ、１１は第十一のシフトレジスタ、５は第
五のシフトレジスタであり、ここには最大値のデータが
入る。以下図にしたがって進めていくことにする。
（１）ＡとＢのＭＳＢが前述の比較器により比較され結
果が第五のシフトレジスタのＭＳＢに入力される． （２）Ａ３とＢ３の最大値のｘ３が１のシフトレジスタ
のＬＳＢに入力されるととちに１のシフトレジスタの内
容がｌｂｉｔシフトする。また９のシフトレジスタのＬ
ＳＢにはつぎのシリアルデータのＭＳＢのＢ’ ３が入
力される． Ａ２とＢ２の比較がされ大きい方の値が×２として５の
シフトレジスタに入力される．（４）以下同様のシーケ
ンスに従って比較が進んでいきシリアルに入力されるデ
ータの最大値演算が高速に進んでいく． ［発明の効果｝ 以上述べたように、本発明の上記の構成によれば、第一
の入力データのシフトレジスタ手段からの第一ビットが
第八のインバータ手段を経由して第三のゲート手段に入
力され、その出力データが第四の多入力ゲート手段に入
力される．この時の第八のインバータ手段の出力が１で
あり、かつ外の入力レジスタの出力につながる外の第八
のインバータ手段の出力４Ｊ１の場合は第四の多入力ゲ
ートの第九のインバータ手段への入力は１であり、第五
のシフトレジスタ手段の入力はＯである．しかし、第一
のシフトレジスタ手段の第一のビットの値が１の場合に
は、第八のインパータ手段の出力は０となり、第四の多
入力ゲート手段の出力は０となり、この値と第三のゲー
ト手段の０出力を入力とする第六のゲート手段の出力が
第七のフリップフロップ手段を通して第二のデータマス
キング状態保持手段に伝えられて，第一の入力データの
シフトレジスタ手段の以後の出力データを第三のゲート
手段によりマスキングし、すべてｌの状態にする．そし
て最大値が第五のシフトレジスタ手段に入力されるとと
６に第九の選択手段を通って第一のシフトレジスタ手段
にフィードバックされる。このタイミングと同期して第
十一のシフトレジスタ手段に次のシリアルデータのＭＳ
Ｂデー夕が入力される．前述のフィードバックされた値
と，次のシリアルデータのＭＳＢデータが同一のシーケ
ンスで最大値演算されていく．このことにより、以後の
最大値演算のスピードアップが可能となる特徴を有し、
多量のデータを高速で最大値演算を実行出来るという効
果を有する。特に大量のデータを並列にかつ高速に演算
する必要のあるファジーチップにはその効果は絶大なも
のがある。
果が第五のシフトレジスタのＭＳＢに入力される． （２）Ａ３とＢ３の最大値のｘ３が１のシフトレジスタ
のＬＳＢに入力されるととちに１のシフトレジスタの内
容がｌｂｉｔシフトする。また９のシフトレジスタのＬ
ＳＢにはつぎのシリアルデータのＭＳＢのＢ’ ３が入
力される． Ａ２とＢ２の比較がされ大きい方の値が×２として５の
シフトレジスタに入力される．（４）以下同様のシーケ
ンスに従って比較が進んでいきシリアルに入力されるデ
ータの最大値演算が高速に進んでいく． ［発明の効果｝ 以上述べたように、本発明の上記の構成によれば、第一
の入力データのシフトレジスタ手段からの第一ビットが
第八のインバータ手段を経由して第三のゲート手段に入
力され、その出力データが第四の多入力ゲート手段に入
力される．この時の第八のインバータ手段の出力が１で
あり、かつ外の入力レジスタの出力につながる外の第八
のインバータ手段の出力４Ｊ１の場合は第四の多入力ゲ
ートの第九のインバータ手段への入力は１であり、第五
のシフトレジスタ手段の入力はＯである．しかし、第一
のシフトレジスタ手段の第一のビットの値が１の場合に
は、第八のインパータ手段の出力は０となり、第四の多
入力ゲート手段の出力は０となり、この値と第三のゲー
ト手段の０出力を入力とする第六のゲート手段の出力が
第七のフリップフロップ手段を通して第二のデータマス
キング状態保持手段に伝えられて，第一の入力データの
シフトレジスタ手段の以後の出力データを第三のゲート
手段によりマスキングし、すべてｌの状態にする．そし
て最大値が第五のシフトレジスタ手段に入力されるとと
６に第九の選択手段を通って第一のシフトレジスタ手段
にフィードバックされる。このタイミングと同期して第
十一のシフトレジスタ手段に次のシリアルデータのＭＳ
Ｂデー夕が入力される．前述のフィードバックされた値
と，次のシリアルデータのＭＳＢデータが同一のシーケ
ンスで最大値演算されていく．このことにより、以後の
最大値演算のスピードアップが可能となる特徴を有し、
多量のデータを高速で最大値演算を実行出来るという効
果を有する。特に大量のデータを並列にかつ高速に演算
する必要のあるファジーチップにはその効果は絶大なも
のがある。
第１図は本発明の一実施例を示す半導体演算装置の回路
図． 第２図は本発明の一実施例の比較器の部分の回路図のタ
イミング図． 第３図は従来例に於ける最大値清算のための回路図． 第４図は第３図の回路を使用した場合の最大値を求める
ための手順図． 第５図は第１図及び第２図の比較器の部分の動作を示し
た手順図． 第６図は第ｌ図のシリアル動作部の説明のための図． ｌ・・・第一の入力データのシフトレジスタ手段のＡ ２・・・第二のデータマスキング状態保持手段 第三のゲート手段 第四の多入力ゲート手段 第五のシフトレジスタ手段 第六のゲート手段 第七のフリップフロップ手段 第八のインバータ手段 第九の入力信号選択手段 第十のインバーバ手段 第一の入力データのシフトレジスタ 手段のＢ １２・・・第一の入力データのシフトレジスタ手段のＣ ｌ ３ ・ ｌ ４ ・ ｌ ５ ・ ｌ ６ ・ １ ７ ・ ｌ ８ ・ ・繰り返し部 ・比較器の部分 ・レジスタＡ ・レジスタＢ ・レジスタＣ ・レジスタＤ
図． 第２図は本発明の一実施例の比較器の部分の回路図のタ
イミング図． 第３図は従来例に於ける最大値清算のための回路図． 第４図は第３図の回路を使用した場合の最大値を求める
ための手順図． 第５図は第１図及び第２図の比較器の部分の動作を示し
た手順図． 第６図は第ｌ図のシリアル動作部の説明のための図． ｌ・・・第一の入力データのシフトレジスタ手段のＡ ２・・・第二のデータマスキング状態保持手段 第三のゲート手段 第四の多入力ゲート手段 第五のシフトレジスタ手段 第六のゲート手段 第七のフリップフロップ手段 第八のインバータ手段 第九の入力信号選択手段 第十のインバーバ手段 第一の入力データのシフトレジスタ 手段のＢ １２・・・第一の入力データのシフトレジスタ手段のＣ ｌ ３ ・ ｌ ４ ・ ｌ ５ ・ ｌ ６ ・ １ ７ ・ ｌ ８ ・ ・繰り返し部 ・比較器の部分 ・レジスタＡ ・レジスタＢ ・レジスタＣ ・レジスタＤ
Claims (1)
- 【特許請求の範囲】 パイプライン処理装置を内蔵する半導体装置に於て、 （ａ）第一の入力データのシフトレジスタ手段、 （ｂ）第二のデータマスキング状態保持手段、 （ｃ）第一の入力データのシフトレジスタ手段と第二の
データマスキング状態保持手段の出力値を入力とする第
三のゲート手段、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、 （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、 （ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段 （ｈ）及び第一の入力データのシフトレジスタ手段と第
三のゲート手段の間にある第八のインバータ手段。 （ｉ）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段、 （ｊ）第五のシフトレジスタ手段の出力と外部信号を入
力とし、その出力が第一のシフトレジスタ手段の入力で
ある第九の入力信号選択手段とから成る構成を特徴とす
る半導体演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15169789A JPH0317735A (ja) | 1989-06-14 | 1989-06-14 | 半導体演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15169789A JPH0317735A (ja) | 1989-06-14 | 1989-06-14 | 半導体演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317735A true JPH0317735A (ja) | 1991-01-25 |
Family
ID=15524287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15169789A Pending JPH0317735A (ja) | 1989-06-14 | 1989-06-14 | 半導体演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317735A (ja) |
-
1989
- 1989-06-14 JP JP15169789A patent/JPH0317735A/ja active Pending
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