JPS63142437A - Ｃｍｏｓ大規模集積回路装置のクロツク制御回路 - Google Patents
Ｃｍｏｓ大規模集積回路装置のクロツク制御回路Info
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- JPS63142437A JPS63142437A JP61288789A JP28878986A JPS63142437A JP S63142437 A JPS63142437 A JP S63142437A JP 61288789 A JP61288789 A JP 61288789A JP 28878986 A JP28878986 A JP 28878986A JP S63142437 A JPS63142437 A JP S63142437A
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- integrated circuit
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ大規模集積回路装置に係り。
特に装置のテスティングあるいはデバッグを容易ならし
めるクロック制御回路に関する。
めるクロック制御回路に関する。
従来、マイクロコンピュータやディジタル信号処理プロ
セッサに代表されるＣＭＯＳ大規模ｉ積回路装置では、
特願昭６１−１２７９２６号明細書に見られるように、
互いに位相の異なる多層（Ｎ本）のクロックを生成し、
それらを装置内のメモリ、演算器あるいはレジスタなど
の機能ブロックに供給して動作タイミングを制御してい
た。
セッサに代表されるＣＭＯＳ大規模ｉ積回路装置では、
特願昭６１−１２７９２６号明細書に見られるように、
互いに位相の異なる多層（Ｎ本）のクロックを生成し、
それらを装置内のメモリ、演算器あるいはレジスタなど
の機能ブロックに供給して動作タイミングを制御してい
た。
ところが最近になって、集積回路装置の動作の高速化、
高集積化をねらって、制御クロック間のスキュー（配線
長や負荷の相違による位相ずれ）を低減すること、クロ
ック配線本数を少なくすることを目的として、たとえば
、従来の４層（Ｎ＝４）クロック、φ１．φ２．φ３お
よびφ４に対し、ここではφ１．φ２なる２本のクロッ
クを生成して各機能ブロックに供給し、各ブロックにお
いてはそれらの論理否定をとって、φ１．φ２．φ１お
よび７７のクロックを使用する方法が採用されている。
高集積化をねらって、制御クロック間のスキュー（配線
長や負荷の相違による位相ずれ）を低減すること、クロ
ック配線本数を少なくすることを目的として、たとえば
、従来の４層（Ｎ＝４）クロック、φ１．φ２．φ３お
よびφ４に対し、ここではφ１．φ２なる２本のクロッ
クを生成して各機能ブロックに供給し、各ブロックにお
いてはそれらの論理否定をとって、φ１．φ２．φ１お
よび７７のクロックを使用する方法が採用されている。
〔発明が解決しようとする問題点〕
ところが、この方法においては装置デバッグの点につい
ては配慮がされておらず、集積回路装置を含む装置デバ
ッグなどのためクロックを一時停止した場合、φ工とφ
２は論理ＬＩ Ｏ７＋となるが、φ里とφ２は論理″１
”なので、 （１）ＣＭＯＳ特有のダイナミック回路（この制御クロ
ックはφ工またはφｚ）の出力をラッチするレジスタ（
クロックφ工またはφ２）のデータが破壊される、 （２）外部機器からレジスタ（クロックは上回）にデー
タが書き込めない、 という問題があった。
ては配慮がされておらず、集積回路装置を含む装置デバ
ッグなどのためクロックを一時停止した場合、φ工とφ
２は論理ＬＩ Ｏ７＋となるが、φ里とφ２は論理″１
”なので、 （１）ＣＭＯＳ特有のダイナミック回路（この制御クロ
ックはφ工またはφｚ）の出力をラッチするレジスタ（
クロックφ工またはφ２）のデータが破壊される、 （２）外部機器からレジスタ（クロックは上回）にデー
タが書き込めない、 という問題があった。
本発明の目的は、装置のクロックを停止した状態でもレ
ジスタにラッチしたデータを破壊せず、また外部からレ
ジスタにデータを書き込めるクロック制御回路を提供す
ることにある。
ジスタにラッチしたデータを破壊せず、また外部からレ
ジスタにデータを書き込めるクロック制御回路を提供す
ることにある。
上記目的は、
（１）外部機器から集積回路装置の起動指令が入力され
たときは論理ＩＩ Ｉ Ｐ＋に、停止指令のときは＃
Ｏ１１に状態を変えるフラグ（ＲＵＮＦ）を発生する回
路を備えること、および （２）ＲＵＮＦとレジスタのラッチタイミング（たとえ
ば７７とする）との論理！！ｔ（ＲＵＮＦ・φ２）を求
め、さらにこの論理積と外部機器からの書き込みパルス
（ＷＴＳＴＢ）との論理和（ＲＵＮＦ・φ２＋ＷＴＳＴ
Ｂ）でレジスタのクロック入力端子を制御することで達
成される。
たときは論理ＩＩ Ｉ Ｐ＋に、停止指令のときは＃
Ｏ１１に状態を変えるフラグ（ＲＵＮＦ）を発生する回
路を備えること、および （２）ＲＵＮＦとレジスタのラッチタイミング（たとえ
ば７７とする）との論理！！ｔ（ＲＵＮＦ・φ２）を求
め、さらにこの論理積と外部機器からの書き込みパルス
（ＷＴＳＴＢ）との論理和（ＲＵＮＦ・φ２＋ＷＴＳＴ
Ｂ）でレジスタのクロック入力端子を制御することで達
成される。
装ｈ２が停止したときは＄ｚ＝１であるが、 ＲＵＮＦ
二〇となるので、 （１）外部機器からＷＴＳ ＴＢが入力されないとき、
レジスタのクロックは ＲＵ Ｎ Ｆ ・＄ ２ ＋ Ｗ ＴＳ Ｔ’ Ｂ ＝
０となり、ラッチした内容が保持される。
二〇となるので、 （１）外部機器からＷＴＳ ＴＢが入力されないとき、
レジスタのクロックは ＲＵ Ｎ Ｆ ・＄ ２ ＋ Ｗ ＴＳ Ｔ’ Ｂ ＝
０となり、ラッチした内容が保持される。
（２） ’ｉＶＴ Ｓ Ｔ Ｂが人力されるとレジスタ
のクロックは１となり、外部機器から転送されたデータ
をラッチすることができる。
のクロックは１となり、外部機器から転送されたデータ
をラッチすることができる。
装置が動作中ではＲＵ Ｎ Ｉ” ＝ １ 、 Ｗ Ｔ
Ｓ Ｔ Ｂ ＝０なので、φ２の値に応じて４ｉＩ算
結果等のデータがレジスタにラッチされる。
Ｓ Ｔ Ｂ ＝０なので、φ２の値に応じて４ｉＩ算
結果等のデータがレジスタにラッチされる。
以下１本発明の一実施例を第１図〜第５図により説明す
る。
る。
第１図にＣＭＯＳ大規模集積回路装置の一つであるディ
ジタル信号処理プロセッサ（ＤＳＰ）の主要な入力を示
す。ＤＳＰでは、命令メモリ（図にＩＭで示す）に蓄え
られた命令を順次読み出しつつ、その内容に応じて加減
算を実行するアリスメテイツクロジックユニット（ＡＬ
Ｕ）、乗Ｗ器（ＭＵＬＴ）、データメモリ（ＤＭ）、デ
ータバス（Ｙ、Ｘ、Ｄ）などを制御することによって、
信号処理演算を達成する。
ジタル信号処理プロセッサ（ＤＳＰ）の主要な入力を示
す。ＤＳＰでは、命令メモリ（図にＩＭで示す）に蓄え
られた命令を順次読み出しつつ、その内容に応じて加減
算を実行するアリスメテイツクロジックユニット（ＡＬ
Ｕ）、乗Ｗ器（ＭＵＬＴ）、データメモリ（ＤＭ）、デ
ータバス（Ｙ、Ｘ、Ｄ）などを制御することによって、
信号処理演算を達成する。
第１図で、破線内のｌＮ５Ｔは命令部を示し、ＩＭは命
令メモリ、Ｉ ＲはＩＭから読み出された命令を保持す
るレジスタ、ＩＤＥＣは命令を解釈してＡＬＵなどの制
御信号（ＯＰＥ）を発生するデコーダである。ＤＭはデ
ータメモリを示し。
令メモリ、Ｉ ＲはＩＭから読み出された命令を保持す
るレジスタ、ＩＤＥＣは命令を解釈してＡＬＵなどの制
御信号（ＯＰＥ）を発生するデコーダである。ＤＭはデ
ータメモリを示し。
Ａ Ｌ ｔＪなどの演算結果はＩ〕ババス通じてＤＴ端
子からメモリに記憶され、また演算に必要なデータはＤ
ＯＩ、Ｄ○２端子からそれぞれＸ、Ｙバスに出力される
。ＭＵＬＴは乗算器を示し、演算結果はＭＯ端子からＡ
ＬＵに出力される。
子からメモリに記憶され、また演算に必要なデータはＤ
ＯＩ、Ｄ○２端子からそれぞれＸ、Ｙバスに出力される
。ＭＵＬＴは乗算器を示し、演算結果はＭＯ端子からＡ
ＬＵに出力される。
ＣＰＧはクロックパルス発生器を示し、ＤＳＰに入力さ
れる基本クロックパルス（ＦＣＰ）を分周して演算制御
に必要な多層のタイミングクロックパルス（以下、単に
クロックと言う）を生成する。本発明に関するＤＳＰで
は、ＡＬＵ、ＭＯＬＴなどは１命令を実行するのに４層
のクロックが必要であるが、負荷の相違によるクロック
間のスキュー（位相ずれ）とクロック配線長の低減をね
らって、その半数のΦ１．Φ２の２本のクロックを発生
して演算器に分配し、演算器内でΦ１、Φ２を作成して
Φ１．Φ２と合わせて４層のクロックを使用する方式を
とっている。
れる基本クロックパルス（ＦＣＰ）を分周して演算制御
に必要な多層のタイミングクロックパルス（以下、単に
クロックと言う）を生成する。本発明に関するＤＳＰで
は、ＡＬＵ、ＭＯＬＴなどは１命令を実行するのに４層
のクロックが必要であるが、負荷の相違によるクロック
間のスキュー（位相ずれ）とクロック配線長の低減をね
らって、その半数のΦ１．Φ２の２本のクロックを発生
して演算器に分配し、演算器内でΦ１、Φ２を作成して
Φ１．Φ２と合わせて４層のクロックを使用する方式を
とっている。
ＣＰＧの詳細な入力を第２図に、タイムチャートを第５
図に示す。第２図でＴＦＦＣＩ、ＴＦＦＣ２はＣＫ端子
に入力されるクロック信号の立ち上り時に出力Ｑを反転
させるエツジトリガ型トグルフリップフロップ、ＩＮＶ
Ｃはインバータで、これらによって第５図の時間区間Ｒ
に示すクロックチ工、φ２が得られる。第２図のＳＴＩ
、Ｓｒ１は第５図の時間区間Ｓに示すように、外部機器
からの指令により装置が停止状態にあるときは、φ１゜
φ２の出力を禁止する回路である。
図に示す。第２図でＴＦＦＣＩ、ＴＦＦＣ２はＣＫ端子
に入力されるクロック信号の立ち上り時に出力Ｑを反転
させるエツジトリガ型トグルフリップフロップ、ＩＮＶ
Ｃはインバータで、これらによって第５図の時間区間Ｒ
に示すクロックチ工、φ２が得られる。第２図のＳＴＩ
、Ｓｒ１は第５図の時間区間Ｓに示すように、外部機器
からの指令により装置が停止状態にあるときは、φ１゜
φ２の出力を禁止する回路である。
このようなりＳＰにあって１本発明による第１図Ｆ Ｌ
Ｇはフラグ発生部を示し、上位のマイクロコンピュー
タなど外部機器から入力される装置への指令内容（Ａ
Ｄ Ｈ）および指令ストローブ（Ｓ Ｔ Ｂ）を入力と
し、装置の起動／停止状態を表わすフラグ（ＲＵＮＦ）
を演算部などに出力する。
Ｇはフラグ発生部を示し、上位のマイクロコンピュー
タなど外部機器から入力される装置への指令内容（Ａ
Ｄ Ｈ）および指令ストローブ（Ｓ Ｔ Ｂ）を入力と
し、装置の起動／停止状態を表わすフラグ（ＲＵＮＦ）
を演算部などに出力する。
ＦＬＧの入力の詳細を第３図に、タイムチャートを第５
図に示す。第３図でＤＥＣＲはＡＤＲを解釈して起動指
令ならば出力端子Ｄ１を、停止指令ならばＤ２を“１”
にするデコーダ、ＡＮＤＲｌ。
図に示す。第３図でＤＥＣＲはＡＤＲを解釈して起動指
令ならば出力端子Ｄ１を、停止指令ならばＤ２を“１”
にするデコーダ、ＡＮＤＲｌ。
ＡＮＤＲ２はデコーダ出力とＳＴＢとの論理積をとるア
ンドゲート、ＤＦＦＲＩ、ＤＦＦＲ２はΦｏｚ （第２
図ＴＦＦＣ２の出力で、第５図区間Ｒのφ２と同等。区
間Ｓにおいても区間Ｒと同様のパルス波形を繰り返す。
ンドゲート、ＤＦＦＲＩ、ＤＦＦＲ２はΦｏｚ （第２
図ＴＦＦＣ２の出力で、第５図区間Ｒのφ２と同等。区
間Ｓにおいても区間Ｒと同様のパルス波形を繰り返す。
）が“１″のときＤ端子に入力された指令をラッチする
。外部機器の指令と装置内部の動作タイミングとの同期
化をはかるためのＤタイプフリップフロップ、ＡＮＤＲ
３゜ＡＮＤＲ４はΦ０１ （第２図ＴＦＦＣＩの出力で
。
。外部機器の指令と装置内部の動作タイミングとの同期
化をはかるためのＤタイプフリップフロップ、ＡＮＤＲ
３゜ＡＮＤＲ４はΦ０１ （第２図ＴＦＦＣＩの出力で
。
第５図区間Ｒのφｌと同等。区間Ｓにおいても区間Ｒと
同様の波形を繰り返す。）の否定値と、１） Ｆ Ｆの
出力との論理積をとるアンドゲート、５ＲＦＦはＳ人力
が“１″のときの出力を“１″に、Ｒ入力が“１″のと
きＱを“０″にするセットリセット型のフリップフロッ
プである。この入力をとることで外部機器から起動指令
が発せられると（第５図ではＲＵ Ｎで示す。）ＦＬＧ
はまずΦ２のタイミングで指令を同期化し、つぎに（ｔ
）１のタイミングでＲＵ Ｎ Ｆをセットする。停止指
令が発せられると（第５図５ＴＯＰ）同様のタイミング
でＲＵＮＦをリセットする。
同様の波形を繰り返す。）の否定値と、１） Ｆ Ｆの
出力との論理積をとるアンドゲート、５ＲＦＦはＳ人力
が“１″のときの出力を“１″に、Ｒ入力が“１″のと
きＱを“０″にするセットリセット型のフリップフロッ
プである。この入力をとることで外部機器から起動指令
が発せられると（第５図ではＲＵ Ｎで示す。）ＦＬＧ
はまずΦ２のタイミングで指令を同期化し、つぎに（ｔ
）１のタイミングでＲＵ Ｎ Ｆをセットする。停止指
令が発せられると（第５図５ＴＯＰ）同様のタイミング
でＲＵＮＦをリセットする。
つぎに本発明によるアリスメテイツクロジックユニット
（ＡＬＵ）を説明する。
（ＡＬＵ）を説明する。
第１図でＡＬＵは、演算に必要なデータはＤＭ（ｙ、ｘ
バス）、ＭＵ丁、Ｔ （Ｍバス）あるいはＡＣＣ（Ａバ
ス）から、演算命令（ＯＰＥ）はｌＮ５Ｔから、制御タ
イミングクロック（Φ１゜Φ２）はＣＰＧから、装置の
起動／停」ヒ状態をあられすＲＵＮＦはＦＬＧからそれ
ぞれ入力する。
バス）、ＭＵ丁、Ｔ （Ｍバス）あるいはＡＣＣ（Ａバ
ス）から、演算命令（ＯＰＥ）はｌＮ５Ｔから、制御タ
イミングクロック（Φ１゜Φ２）はＣＰＧから、装置の
起動／停」ヒ状態をあられすＲＵＮＦはＦＬＧからそれ
ぞれ入力する。
ＯＰＥに応じた演算の結果はＡＣＣにラッチする。
ラッチされたＡＣＣの内容は、次命令の演算で使用する
ときはＡバスに、ＤＭに書き込むときはＤバスに出力す
る。
ときはＡバスに、ＤＭに書き込むときはＤバスに出力す
る。
さらにＡＬＵは、ＤＳＰの小規模集積回路装置単体とし
ての故障診断（テスティング）、音声処理装置などに実
装したＤＳＰのプログラム（ＩＭの一連の命令）デバッ
グのために、クロックを停止した後、ＡＣＣの内容をＤ
バスを介して装置の外部に出力し、またＡＣＣＷＴ信号
により、ＡＣＣに外部からデータを設定する。本発明は
、このクロック停止後のＡＬＵ動作に関するものである
。
ての故障診断（テスティング）、音声処理装置などに実
装したＤＳＰのプログラム（ＩＭの一連の命令）デバッ
グのために、クロックを停止した後、ＡＣＣの内容をＤ
バスを介して装置の外部に出力し、またＡＣＣＷＴ信号
により、ＡＣＣに外部からデータを設定する。本発明は
、このクロック停止後のＡＬＵ動作に関するものである
。
第１図の破線内にΔＬ Ｕの入力の概要を、第４図にＣ
ＭＯＳゲートレベルで入力の詳細を示す。
ＭＯＳゲートレベルで入力の詳細を示す。
ＡＩ、Ｕは、たとえば３２ビツトの演算精度を持つ。
第４図の演算回路はそのうち１ビツトあたりの図で、同
様の回路を３２個並列に配ｂ￥（ただし、フルアダー（
ＦＡＤ）のＣＩ Ｎは下位ビットのキャリー出力に、Ｃ
０ＵＴは」−位ビットのキャリー人力に接続）して、第
１図のＡＩ、Ｕを入力している。
様の回路を３２個並列に配ｂ￥（ただし、フルアダー（
ＦＡＤ）のＣＩ Ｎは下位ビットのキャリー出力に、Ｃ
０ＵＴは」−位ビットのキャリー人力に接続）して、第
１図のＡＩ、Ｕを入力している。
また、第１図のＹ、Ｘ、Ｄ、ＭおよびＡの３２ビツトデ
ータの１ビツト分を、第４図ではそれぞれＹｔ、ｘｉ、
Ｄｌ９Ｍ１およびＡＬで示す。
ータの１ビツト分を、第４図ではそれぞれＹｔ、ｘｉ、
Ｄｌ９Ｍ１およびＡＬで示す。
演算タイミングは、ＣＰ Ｇから２本のクロックΦ１お
よびΦ２を受けとりインバータ回路によって作成した４
層のクロックφ１．φｚ、ｊ了およびφ２で制御する（
第５図）。たとえば、１命令サイクルは５０ｎｓで、φ
１とφ２等の位相差は１２．５ＴＩ Ｓである。
よびΦ２を受けとりインバータ回路によって作成した４
層のクロックφ１．φｚ、ｊ了およびφ２で制御する（
第５図）。たとえば、１命令サイクルは５０ｎｓで、φ
１とφ２等の位相差は１２．５ＴＩ Ｓである。
さて、八Ｌ Ｕはφ１のタイミングで、１２．５ｎｓ前
のφ２でレジスタ（ＲＥＧＩ）にラッチした命令（ＯＰ
Ｅ）のＡＣＣ出力指定ビットをデコード（ＤＥＣ４）Ｌ
、て、ＡＣＣの値（前命令での演算結果）を使用する命
令の場合はＯＡ倍信号′１″にして八ＣＣの内容をＡバ
スに送出し、ＡｃＣの値をＤ Ｍに書き込む命令の場合
はＯＤ倍信号よりＤバスに送出する。同時にＯＰＥのＡ
ＬＵ人力指定ビットをデコード（ｎＥｃｌ）Ｌ、て、ア
ンドオアゲート（ＡＯＴＸ）のデータセレクト信号ＳＤ
。
のφ２でレジスタ（ＲＥＧＩ）にラッチした命令（ＯＰ
Ｅ）のＡＣＣ出力指定ビットをデコード（ＤＥＣ４）Ｌ
、て、ＡＣＣの値（前命令での演算結果）を使用する命
令の場合はＯＡ倍信号′１″にして八ＣＣの内容をＡバ
スに送出し、ＡｃＣの値をＤ Ｍに書き込む命令の場合
はＯＤ倍信号よりＤバスに送出する。同時にＯＰＥのＡ
ＬＵ人力指定ビットをデコード（ｎＥｃｌ）Ｌ、て、ア
ンドオアゲート（ＡＯＴＸ）のデータセレクト信号ＳＤ
。
Ｓｘ、ＳＭのいずれか１つを“１” ニ、 ＡＯＩ Ｙ
のセレクト信号ＳＡ、ＳＹのどちらか一方をｘｉ １
ｎにして２つのデータを選び、それらをクロック（Ｘ
Ｉ Ｎ、 Ｙ Ｉ Ｎ）ニより入力レジスタ（ＸＩＮＲ
。
のセレクト信号ＳＡ、ＳＹのどちらか一方をｘｉ １
ｎにして２つのデータを選び、それらをクロック（Ｘ
Ｉ Ｎ、 Ｙ Ｉ Ｎ）ニより入力レジスタ（ＸＩＮＲ
。
ＹＩＮＲ）にラッチする。
φ２のタイミングでは、φｌでレジスタ（ＲＥＧ２）に
転送したＯＰＥに応じて入力データの前処理を行ない、
その結果を中間バッファレジスタ（ＸＢＵＦ、ＹＢＵＦ
） に一時記憶する。 ＸＰＲＦ’、。
転送したＯＰＥに応じて入力データの前処理を行ない、
その結果を中間バッファレジスタ（ＸＢＵＦ、ＹＢＵＦ
） に一時記憶する。 ＸＰＲＦ’、。
ＹＰＲＥは１の補数を求める回路で、たとえば減算命令
（ｘ−Ｙ）のときは、ＹＩＮＶをｄｌ ｌ ｊ′ニして
Ｙの１の補数（Ｙ）をとり、ＸＴＨを“１″にしてＸは
スルーさせる機能を持たせている。ここで、ＸＢＵＦ、
ＹＢＵＦは、φ２からＡ ＣＣニ演算結果をラッチする
７τの後縁までの間（５０ｎｇ）データを保持すれば十
分なので、素子数の低減をはかつて、ＣＭＯ３のダイナ
ミック特性を利用した回路、いわゆるラインメモリが使
用されている（ Ｘ Ｉｓ ［Ｊ Ｆ、 Ｙ Ｂ ｔＪ
Ｆの出力線につながるゲート（ＩＮＶＸ２．ＩＮＶＹ
２）（７）入力インピーダンスが非常に大きいため、φ
２で出力線にチャージされた電荷を短時間ならば記憶と
して利用できる。しかし、数ミリ秒以上の長時間、φ２
が１１０ ＩＩになると放電が進みＸＢＵＦ、ＹＢＵＦ
の出力は不定値になる）。
（ｘ−Ｙ）のときは、ＹＩＮＶをｄｌ ｌ ｊ′ニして
Ｙの１の補数（Ｙ）をとり、ＸＴＨを“１″にしてＸは
スルーさせる機能を持たせている。ここで、ＸＢＵＦ、
ＹＢＵＦは、φ２からＡ ＣＣニ演算結果をラッチする
７τの後縁までの間（５０ｎｇ）データを保持すれば十
分なので、素子数の低減をはかつて、ＣＭＯ３のダイナ
ミック特性を利用した回路、いわゆるラインメモリが使
用されている（ Ｘ Ｉｓ ［Ｊ Ｆ、 Ｙ Ｂ ｔＪ
Ｆの出力線につながるゲート（ＩＮＶＸ２．ＩＮＶＹ
２）（７）入力インピーダンスが非常に大きいため、φ
２で出力線にチャージされた電荷を短時間ならば記憶と
して利用できる。しかし、数ミリ秒以上の長時間、φ２
が１１０ ＩＩになると放電が進みＸＢＵＦ、ＹＢＵＦ
の出力は不定値になる）。
φ２からφ２の前縁までにフルアダー（ＦＡＤ）により
、３２ビツトデータの全加算を行なう。
、３２ビツトデータの全加算を行なう。
７１のタイミングでは、レジスタ（ＲＥＧ４）まで順次
転送したＯＰＥをデコーダ（ＤＥＣ３）に人力する。演
算結果をＡＣＣに取り込む命令ならばＤＥＣ３の出力端
子（００１）が“１”になる。また、演算中はＲＵＮＦ
＝１なので、アンドゲート（ＡＮＤＡ）の出力、すなわ
ち、データマルチプレクサ（ＭＵＸ）のセレクト信号（
Ｓ Ｆ）が“１”になり、ＭＵＸはＦＡＤの出力σを選
択する（外部機器からの書き込み信号ＡＣＣＷＴは演算
中は１／ ＯＩＩである）。同時に、オアゲート（ＯＲ
Ａ）の出力であるＡＣＣラッチクロック（ＡＣＣＣＫ）
が“１″になＧＪ、ＭＵＸ（７）出力、すなわち、ＦＡ
Ｄの演算結果をＡＣＣにラッチする。
転送したＯＰＥをデコーダ（ＤＥＣ３）に人力する。演
算結果をＡＣＣに取り込む命令ならばＤＥＣ３の出力端
子（００１）が“１”になる。また、演算中はＲＵＮＦ
＝１なので、アンドゲート（ＡＮＤＡ）の出力、すなわ
ち、データマルチプレクサ（ＭＵＸ）のセレクト信号（
Ｓ Ｆ）が“１”になり、ＭＵＸはＦＡＤの出力σを選
択する（外部機器からの書き込み信号ＡＣＣＷＴは演算
中は１／ ＯＩＩである）。同時に、オアゲート（ＯＲ
Ａ）の出力であるＡＣＣラッチクロック（ＡＣＣＣＫ）
が“１″になＧＪ、ＭＵＸ（７）出力、すなわち、ＦＡ
Ｄの演算結果をＡＣＣにラッチする。
ここで、外部機器からの停止指令によりΦｌ。
Φ２がたとえば数秒間“０″′になった場合には。
ＸＢＵＦ、ＹＢＵＦはＣＭＯＳ特有のダイナミック回路
を採用しているため出力が不定値になり、それがＩＮＶ
Ｘ２．ＩＮＶＹ２．ＦＡＤを伝播してＭＵＸ入力まで影
響を与える。しかし、第５図のタイムチャートに示すよ
うに、ＦＬＧで作成した起動／停止フラグ（ＲＵＮＦ）
が停止時には１′ｏ”になるので、ＡＮＤＡの働きによ
りＳＦおよびＡＣＣＣＫが“０”になり、不定値が八Ｃ
Ｃに取り込ま九で演算結果を破壊することを防止する。
を採用しているため出力が不定値になり、それがＩＮＶ
Ｘ２．ＩＮＶＹ２．ＦＡＤを伝播してＭＵＸ入力まで影
響を与える。しかし、第５図のタイムチャートに示すよ
うに、ＦＬＧで作成した起動／停止フラグ（ＲＵＮＦ）
が停止時には１′ｏ”になるので、ＡＮＤＡの働きによ
りＳＦおよびＡＣＣＣＫが“０”になり、不定値が八Ｃ
Ｃに取り込ま九で演算結果を破壊することを防止する。
また、集積回路装置のテスティングのため、クロックを
停止した後、ＡＣＣにデータを設定する場合には、やは
りＲＵＮＦ＝Ｏなので、外部機器からＤバスにデータを
入力するとともにＡＣＣＩ＋ｌＴを発行すれば、ＭＵＸ
はＤを選択しＡＣＣＣＫがＯＲＡの働きにより＃ Ｉ
Ｉｔになるので・その動作を達成することができる。
停止した後、ＡＣＣにデータを設定する場合には、やは
りＲＵＮＦ＝Ｏなので、外部機器からＤバスにデータを
入力するとともにＡＣＣＩ＋ｌＴを発行すれば、ＭＵＸ
はＤを選択しＡＣＣＣＫがＯＲＡの働きにより＃ Ｉ
Ｉｔになるので・その動作を達成することができる。
本発明によれば、タイミングクロックパルスのスキュー
や配線長を低減させるために、従来のＮ層に対してＮ／
２層のクロックを発生してチップに分配し演算動作を制
御するＣＭＯＳ大規模ａ積回路装置において、クロック
を停止したときもアキュムレータ等レジスタの内容を砿
壊することなく外部機器とのデータ入出力ができるので
、集積回路装置単体のテスティングが容易になり、集積
回路装置を実装した装置のデバッグが可能になるという
効果がある。
や配線長を低減させるために、従来のＮ層に対してＮ／
２層のクロックを発生してチップに分配し演算動作を制
御するＣＭＯＳ大規模ａ積回路装置において、クロック
を停止したときもアキュムレータ等レジスタの内容を砿
壊することなく外部機器とのデータ入出力ができるので
、集積回路装置単体のテスティングが容易になり、集積
回路装置を実装した装置のデバッグが可能になるという
効果がある。
第１図は本発明の一実施例のディジタル信号処理プロセ
ッサの入力図、第２図は第１図のＣＰＧの回路図、第３
図は第１図のＦＬＧの回路図、第４図は第１図のＡＬｔ
Ｊの回路図、第５図は第１図の動作タイムチャートであ
る。 ＦＬＧ・・・フラグ発生部、ＡＬＵ・・・アリスメテイ
ツクロジックユニット、ＡＣＣ・・・アキュムレータ、
ＡＮＤＡ・・・アンドゲート、ＯＲＡ・・・オアゲート
。 ＲＵＮＦ・・・起動／停止フラグ。 第 ｌ ■ 第２１！１ ８３因
ッサの入力図、第２図は第１図のＣＰＧの回路図、第３
図は第１図のＦＬＧの回路図、第４図は第１図のＡＬｔ
Ｊの回路図、第５図は第１図の動作タイムチャートであ
る。 ＦＬＧ・・・フラグ発生部、ＡＬＵ・・・アリスメテイ
ツクロジックユニット、ＡＣＣ・・・アキュムレータ、
ＡＮＤＡ・・・アンドゲート、ＯＲＡ・・・オアゲート
。 ＲＵＮＦ・・・起動／停止フラグ。 第 ｌ ■ 第２１！１ ８３因
Claims (1)
- 【特許請求の範囲】 １、互いに位相の異なつたｎ本のクロックパルスΦ＿１
（φ＿１、φ＿２、・・・、φ＿ｎ）およびそれぞれの
パルスを論理否定したｎ本のクロックパルス＠Φ＿１＠
（＠φ＿１＠、＠φ＿２＠、・・・、＠φ＿ｎ＠）でメ
モリ、演算器およびレジスタ類の動作を制御するＣＭＯ
Ｓ大規模集積回路装置において、マイクロコンピュータ
などの外部装置から本装置へ起動指令が入力された後、
停止指令が入力されるまで真値をとるフラグを発生する
フラグ発生手段と、上記クロックパルスの中で所定のパ
ルスについては上記フラグとの論理積をとる論理手段と
を設け、該論理手段の結果で演算器およびレジスタ類を
制御することを特徴とするＣＭＯＳ大規模集積回路装置
のクロック制御回路。 ２、特許請求の範囲の第１項に記載の論理手段が、同記
載の論理積をとる手段と、さらに該論理積と外部装置か
ら入力される本装置内レジスタ類への書き込みパルスと
の論理和をとる手段とから成る特許請求の範囲第１項記
載のＣＭＯＳ大規模集積回路装置のクロック制御回路。 ３、特許請求の範囲第１項に記載のフラグ発生手段が、
外部装置から本装置へ入力される起動指令と同記載のク
ロックパルスΦ＿１、＠Φ＿１＠のいずれか１本との論
理積をとつてフラグを論理 “１”にし、停止指令とΦ＿１、＠Φ＿１＠のいずれか
１本との論理積をとつてフラグを論理“０”にする手段
である特許請求の範囲第１項および第２項記載のＣＭＯ
Ｓ大規模集積回路装置のクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288789A JPS63142437A (ja) | 1986-12-05 | 1986-12-05 | Ｃｍｏｓ大規模集積回路装置のクロツク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288789A JPS63142437A (ja) | 1986-12-05 | 1986-12-05 | Ｃｍｏｓ大規模集積回路装置のクロツク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142437A true JPS63142437A (ja) | 1988-06-14 |
Family
ID=17734741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288789A Pending JPS63142437A (ja) | 1986-12-05 | 1986-12-05 | Ｃｍｏｓ大規模集積回路装置のクロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168032B2 (en) | 2000-12-15 | 2007-01-23 | Intel Corporation | Data synchronization for a test access port |
-
1986
- 1986-12-05 JP JP61288789A patent/JPS63142437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168032B2 (en) | 2000-12-15 | 2007-01-23 | Intel Corporation | Data synchronization for a test access port |
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