JPH05101650A - ダイナミツクメモリのリフレツシユ方式 - Google Patents
ダイナミツクメモリのリフレツシユ方式Info
- Publication number
- JPH05101650A JPH05101650A JP3259019A JP25901991A JPH05101650A JP H05101650 A JPH05101650 A JP H05101650A JP 3259019 A JP3259019 A JP 3259019A JP 25901991 A JP25901991 A JP 25901991A JP H05101650 A JPH05101650 A JP H05101650A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- flag
- address
- request signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 230000010365 information processing Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000015607 signal release Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭの無駄なリフレッシュサイクルを省い
て情報処理機器の処理速度を比較的速くする。 【構成】タイミングクロック回路１からアドレスカウン
タ５へリフレッシュサイクルへの移行タイミングを指示
されると、リフレッシュアドレスデコーダ７からリフレ
ッシュを要求するアドレスをフラグチェック回路１１へ
出力する。同時に、フラグレジスタ８で示される同一の
アドレスのフラグ状態をフラグチェック回路１１で判定
し、リクエスト信号ジェネレータ１２へリクエスト信号
の出力指示を与える。リクエスト信号ジェネレータ１２
はタイミング信号発生回路２からの指示により、リフレ
ッシュリクエスト信号を制御する。
て情報処理機器の処理速度を比較的速くする。 【構成】タイミングクロック回路１からアドレスカウン
タ５へリフレッシュサイクルへの移行タイミングを指示
されると、リフレッシュアドレスデコーダ７からリフレ
ッシュを要求するアドレスをフラグチェック回路１１へ
出力する。同時に、フラグレジスタ８で示される同一の
アドレスのフラグ状態をフラグチェック回路１１で判定
し、リクエスト信号ジェネレータ１２へリクエスト信号
の出力指示を与える。リクエスト信号ジェネレータ１２
はタイミング信号発生回路２からの指示により、リフレ
ッシュリクエスト信号を制御する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理機器のメモリ部
におけるダイナミックメモリのリフレッシュ方式に関す
る。
におけるダイナミックメモリのリフレッシュ方式に関す
る。
【０００２】
【従来の技術】従来、この種のダイナミックメモリ（以
下ＤＲＡＭと記す）のリフレッシュ方式は、リフレッシ
ュサイクル毎に内部のリフレッシュアドレスカウンタに
より１つずつカウントアップし、メモリのすべてのロウ
アドレスに対して繰り返しリフレッシュ動作を行なって
いた。
下ＤＲＡＭと記す）のリフレッシュ方式は、リフレッシ
ュサイクル毎に内部のリフレッシュアドレスカウンタに
より１つずつカウントアップし、メモリのすべてのロウ
アドレスに対して繰り返しリフレッシュ動作を行なって
いた。
【０００３】
【発明が解決しようとする課題】このような従来のＤＲ
ＡＭのリフレッシュ方式では、メモリデータの読出しや
書込みによって、データが新しく保持され直されている
にもかかわらず全メモリ空間のロウアドレスに対して一
定の周期でリフレッシュ動作を行なっているため、実質
的には無駄となるリフレッシュサイクルが発生し、ＣＰ
Ｕの動作サイクルが有効に活用できずに情報処理機器の
処理速度が多少遅くなるという問題点があった。
ＡＭのリフレッシュ方式では、メモリデータの読出しや
書込みによって、データが新しく保持され直されている
にもかかわらず全メモリ空間のロウアドレスに対して一
定の周期でリフレッシュ動作を行なっているため、実質
的には無駄となるリフレッシュサイクルが発生し、ＣＰ
Ｕの動作サイクルが有効に活用できずに情報処理機器の
処理速度が多少遅くなるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のＤＲＡＭのリフ
レッシュ方式は、メモリアクセスを行なったロウアドレ
スの箇所をフラグにより一時的に記憶するフラグレジス
タと、前記フラグレジスタから前記フラグの情報を受け
このフラグの状態を確認するチェック回路と、前記チェ
ック回路の判定によりリフレッシュリクエスト発生条件
が出力されてリフレッシュが必要なときにそのリクエス
ト信号を出力するジェネレータとを備えている。
レッシュ方式は、メモリアクセスを行なったロウアドレ
スの箇所をフラグにより一時的に記憶するフラグレジス
タと、前記フラグレジスタから前記フラグの情報を受け
このフラグの状態を確認するチェック回路と、前記チェ
ック回路の判定によりリフレッシュリクエスト発生条件
が出力されてリフレッシュが必要なときにそのリクエス
ト信号を出力するジェネレータとを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＤＲＡＭのリフレッシュ方式の一実
施例のブロック図である。
る。図１は本発明のＤＲＡＭのリフレッシュ方式の一実
施例のブロック図である。
【０００６】図１において、タイミングクロック回路１
はリフレッシュサイクルへの移行タイミングを計る。タ
イミング信号発生回路２はＲＡＳ（ロウアドレスストロ
ーブ）信号，ＣＡＳ（カラムアドレスストローブ）信
号，ＯＥ（アウトプットイネーブル）信号，ＷＥ（ライ
トイネーブル）信号を入力し、その状態によりメモリ内
部の各種タイミング制御信号を発生する。アドレスバッ
ファ３は外部から入力されるアドレスバス信号のバッフ
ァとして働く。ロウアドレスデコーダ４はアドレスバッ
ファ３から入力されたロウアドレスをデコードしてメモ
リセルを選択する。アドレスカウンタ５はリフレッシュ
アドレスのカウントを行なう。アドレスセレクタ６はロ
ウアドレスを動作モードによりセレクトする。リフレッ
シュアドレスデコーダ７はアドレスカウンタ５から出力
されるリフレッシュアドレスをデコードする。フラグレ
ジスタ８は各ロウアドレスに対して１個のフラグをもっ
ていて、アクセスのあったアドレスに対してフラグを立
てる。メモリセル９はロウアドレスとカラムアドレスに
より、記憶させるセルを指定する。カラムアドレスデコ
ーダ１０はアドレスバッファ３から入力されたアドレス
をデコードしてメモリセルを選択する。フラグチェック
回路１１はフラグレジスタ８のフラグを確認するための
回路である。リクエスト信号ジェネレータ１２はリフレ
ッシュが必要なときに、ＲＥＦＲＥＱ（リフレッシュリ
クエスト）信号を出力する。データ入出力バッファ１３
はメモリセル９と外部インタフェースとのデータの入出
力を行なう。
はリフレッシュサイクルへの移行タイミングを計る。タ
イミング信号発生回路２はＲＡＳ（ロウアドレスストロ
ーブ）信号，ＣＡＳ（カラムアドレスストローブ）信
号，ＯＥ（アウトプットイネーブル）信号，ＷＥ（ライ
トイネーブル）信号を入力し、その状態によりメモリ内
部の各種タイミング制御信号を発生する。アドレスバッ
ファ３は外部から入力されるアドレスバス信号のバッフ
ァとして働く。ロウアドレスデコーダ４はアドレスバッ
ファ３から入力されたロウアドレスをデコードしてメモ
リセルを選択する。アドレスカウンタ５はリフレッシュ
アドレスのカウントを行なう。アドレスセレクタ６はロ
ウアドレスを動作モードによりセレクトする。リフレッ
シュアドレスデコーダ７はアドレスカウンタ５から出力
されるリフレッシュアドレスをデコードする。フラグレ
ジスタ８は各ロウアドレスに対して１個のフラグをもっ
ていて、アクセスのあったアドレスに対してフラグを立
てる。メモリセル９はロウアドレスとカラムアドレスに
より、記憶させるセルを指定する。カラムアドレスデコ
ーダ１０はアドレスバッファ３から入力されたアドレス
をデコードしてメモリセルを選択する。フラグチェック
回路１１はフラグレジスタ８のフラグを確認するための
回路である。リクエスト信号ジェネレータ１２はリフレ
ッシュが必要なときに、ＲＥＦＲＥＱ（リフレッシュリ
クエスト）信号を出力する。データ入出力バッファ１３
はメモリセル９と外部インタフェースとのデータの入出
力を行なう。
【０００７】次に本実施例のＤＲＡＭのリフレッシュ方
式の動作について説明する。メモリアクセスのために外
部からアドレスバッファ３にアドレスバス信号が入力さ
れ、同時にＲＡＳ信号がアクティブになったとき、その
アドレスがロウアドレスデコーダ４に取り込まれる。そ
の後、アドレスセレクタ６を通ってメモリセル９上の目
的のメモリエリアを選択し、同時にこのアドレスに対す
るフラグレジスタ８上のフラグがセットされる。
式の動作について説明する。メモリアクセスのために外
部からアドレスバッファ３にアドレスバス信号が入力さ
れ、同時にＲＡＳ信号がアクティブになったとき、その
アドレスがロウアドレスデコーダ４に取り込まれる。そ
の後、アドレスセレクタ６を通ってメモリセル９上の目
的のメモリエリアを選択し、同時にこのアドレスに対す
るフラグレジスタ８上のフラグがセットされる。
【０００８】リフレッシュ動作が必要となった時、タイ
ミングクロック回路１からアドレスカウンタ５にクロッ
クが入り、アドレスカウンタ５から出力されたアドレス
をリフレッシュアドレスデコーダ７でデコードしてフラ
グチェック回路１１へ入力する。フラグチェック回路１
１はリフレッシュアドレスデコーダ７で示されたデコー
ド条件と同じアドレスのレジスタのフラグをフラグレジ
スタ８から取り出してフラグがセットされているかのチ
ェックを行なう。もし、フラグがセット状態であればメ
モリアクセスがあったことになるので、リフレッシュリ
クエストを出さずにフラグをリセットする。また、フラ
グがリセット状態であればリクエスト信号ジェネレータ
１２によりＲＥＦＲＥＱ信号を出力すると共にリフレッ
シュサイクルに移行させ、フラグレジスタ８のフラグを
セットする。ＲＥＦＲＥＱ信号はリフレッシュサイクル
に入ったときに出力を解除する。リフレッシュサイクル
に移行したらアドレスセレクタ６を切り替えて、アドレ
スカウンタ５からのリフレッシュアドレスがメモリセル
９に対して有効になるようにし、目的のアドレスにリフ
レッシュをかける。
ミングクロック回路１からアドレスカウンタ５にクロッ
クが入り、アドレスカウンタ５から出力されたアドレス
をリフレッシュアドレスデコーダ７でデコードしてフラ
グチェック回路１１へ入力する。フラグチェック回路１
１はリフレッシュアドレスデコーダ７で示されたデコー
ド条件と同じアドレスのレジスタのフラグをフラグレジ
スタ８から取り出してフラグがセットされているかのチ
ェックを行なう。もし、フラグがセット状態であればメ
モリアクセスがあったことになるので、リフレッシュリ
クエストを出さずにフラグをリセットする。また、フラ
グがリセット状態であればリクエスト信号ジェネレータ
１２によりＲＥＦＲＥＱ信号を出力すると共にリフレッ
シュサイクルに移行させ、フラグレジスタ８のフラグを
セットする。ＲＥＦＲＥＱ信号はリフレッシュサイクル
に入ったときに出力を解除する。リフレッシュサイクル
に移行したらアドレスセレクタ６を切り替えて、アドレ
スカウンタ５からのリフレッシュアドレスがメモリセル
９に対して有効になるようにし、目的のアドレスにリフ
レッシュをかける。
【０００９】次のリフレッシュサイクルが出力された時
も同様に処理し、フラグの状態によりリフレッシュリク
エストの制御を行なってフラグを反転させ、リフレッシ
ュの動作が必要ならリフレッシュサイクルに移す。
も同様に処理し、フラグの状態によりリフレッシュリク
エストの制御を行なってフラグを反転させ、リフレッシ
ュの動作が必要ならリフレッシュサイクルに移す。
【００１０】
【発明の効果】以上の説明で明らかなように本発明のＤ
ＲＡＭのリフレッシュ方式によれば、無駄となるリフレ
ッシュサイクルを発生させず、そのサイクル分の時間を
リフレッシュ以外のサイクルに移すことができるので、
情報処理機器の処理速度が比較的速くなるという効果が
得られる。
ＲＡＭのリフレッシュ方式によれば、無駄となるリフレ
ッシュサイクルを発生させず、そのサイクル分の時間を
リフレッシュ以外のサイクルに移すことができるので、
情報処理機器の処理速度が比較的速くなるという効果が
得られる。
【図１】本発明のＤＲＡＭのリフレッシュ方式の一実施
例のブロック図である。
例のブロック図である。
【符号の説明】 １ タイミングクロック回路 ２ タイミング信号発生回路 ３ アドレスバッファ ４ ロウアドレスデコーダ ５ アドレスカウンタ ６ アドレスセレクタ ７ リフレッシュアドレスデコーダ ８ フラグレジスタ ９ メモリセル １０ カラムアドレスデコーダ １１ フラグチェック回路 １２ リクエスト信号ジェネレータ １３ データ入出力バッファ
Claims (1)
- 【請求項１】 ダイナミックメモリのリフレッシュ方式
において、メモリアクセスを行なったロウアドレスの箇
所をフラグにより一時的に記憶するフラグレジスタと、
前記フラグレジスタから前記フラグの情報を受けこのフ
ラグの状態を確認するチェック回路と、前記チェック回
路の判定によりリフレッシュリクエスト発生条件が出力
されてリフレッシュが必要なときにそのリクエスト信号
を出力するジェネレータとを備えることを特徴とするダ
イナミックメモリのリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259019A JPH05101650A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259019A JPH05101650A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101650A true JPH05101650A (ja) | 1993-04-23 |
Family
ID=17328225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259019A Pending JPH05101650A (ja) | 1991-10-07 | 1991-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101650A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10329370B3 (de) * | 2003-06-30 | 2005-01-27 | Infineon Technologies Ag | Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| US7123533B2 (en) | 2003-06-30 | 2006-10-17 | Infineon Technologies Ag | Circuit and method for refreshing memory cells of a dynamic memory |
-
1991
- 1991-10-07 JP JP3259019A patent/JPH05101650A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| DE10329370B3 (de) * | 2003-06-30 | 2005-01-27 | Infineon Technologies Ag | Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers |
| US6999369B2 (en) | 2003-06-30 | 2006-02-14 | Infineon Technologies Ag | Circuit and method for refreshing memory cells of a dynamic memory |
| US7123533B2 (en) | 2003-06-30 | 2006-10-17 | Infineon Technologies Ag | Circuit and method for refreshing memory cells of a dynamic memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6804743B2 (en) | Two step memory device command buffer apparatus and method and memory devices and computer systems using same | |
| US5825711A (en) | Method and system for storing and processing multiple memory addresses | |
| JPS6072020A (ja) | デュアルポ−トメモリ回路 | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| US6466492B2 (en) | Synchronous semiconductor memory device and method for controlling mask data input circuit | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
| US6292867B1 (en) | Data processing system | |
| JPS5848293A (ja) | メモリのリフレツシユ装置 | |
| JPH05101650A (ja) | ダイナミツクメモリのリフレツシユ方式 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| US5663912A (en) | Semiconductor memory device | |
| JP3746319B2 (ja) | 半導体記憶装置 | |
| KR0183813B1 (ko) | 디알에이엠 리프레쉬 제어기 | |
| JPH01227299A (ja) | メモリのリフレッシュ制御方式 | |
| JPH10326491A (ja) | メモリ装置、ｓｒａｍセル、およびデータ転送方法 | |
| KR100349357B1 (ko) | 데이타 마스킹 방법 및 회로 | |
| KR0161471B1 (ko) | 디램의 페이지모드 동작방법 | |
| JP3318125B2 (ja) | Ｄｒａｍ制御回路 | |
| KR20010004653A (ko) | 멀티뱅크 리프레쉬장치 | |
| JP2848105B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH06103026A (ja) | メモリシステム | |
| JP2004318500A (ja) | メモリ回路 | |
| EP0644550B1 (en) | Dram control Circuit | |
| JPH0323587A (ja) | Ｄｒａｍのパリティ生成・チェック方式 |