JPH03178169A - 複数入力電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個の入力端子を備えるＭＯＳないしＭＩＳ
形のトランジスタであって、論理ゲートの形でＣＭＯ５
集積回路に組み込むに適する複数入力電界効果トランジ
スタに関する。

〔従来の技術〕

電界効果トランジスタはそのゲートの入力インピーダン
スが非常に高いので、それぞれ入力を受けるゲートをこ
れに複数個作り込んで、集積回路を槽底する論理ゲート
の機能を持たせた複数入力電界効果トランジスタが従来
から知られている。

第２図に２個の絶縁ゲートを備えるこの種の電界効果ト
ランジスタの従来例を示す、なお、同図（ａ）はｎチャ
ネル形の、同図（ロ）はｐチャネル形の複数入力電界効
果トランジスタの断面図である。

図の符号１はこの例ではｎ形の基板ないしその上に成長
されたエピタキシャル層であり、同図（ハ）のｐチャネ
ル形ではこれをサブストレート！域とするが、同図（川
のｎチャネル形ではサブストレート領域としてｐ形のウ
ェル２を基板１の表面から拡散する０通例のように電界
効果トランジスタを作り込む範囲以外をフィールド酸化
膜３で覆い、範囲内には薄いゲート酸化膜４を付けてそ
の上に多結晶シリコン等からなるゲート５をこの例では
それぞれ２個ずつ設ける。

次に、通例のようにこれらのゲート５をマスクとするイ
オン注入により、同図（ａ）のれチャネル形には１対の
ソース・ドレイン層８と中間ソース・ドレイン層８１を
ｎ形で、同図（ロ）のｐチャネル形には１対のソース・
ドレイン層６と中間ソース・ドレイン層６ｉ＠ｐ形でそ
れぞれ拡散し、同時にサブストレート接続層７と９をｎ
チャネル形にはＰ形で、ｐチャネル形にはｎ形でそれぞ
れ拡散する。

以後は眉間絶縁膜１０で全体を覆い、それに明けた窓部
内に接続１ｕｌｌを設けることにより、ソース・ドレイ
ン層からはソース端子Ｓとドレイン端子りとを、２個の
ゲート５からは入力端子５１１とＳｉ２をそれぞれ導出
する。

以上のように構成された第２図（ａ）のｎチャネル電界
効果トランジスタは、再入力端子ＳｌｌとＳ１２にｈの
入力信号を与えたときに限りそのソース・ドレイン間が
導通ずるからナントゲートとして利用でき、同図（ロ）
のＰチャネル形は、再入力端子にともに〜の入力信号を
与えたときに限り導通するからノアゲートとして利用で
きる。

これら２個のゲート個を備えるｎチャネルおよびＰチャ
ネル形の電界効果トランジスタは、回路上は直列接続さ
れた２個のトランジスタと等価であり、上述の中間ソー
ス・ドレイン層６１ないし８１は図の左側のトランジス
タに対してはドレイン層として、右側のトランジスタに
対してはソース層としてそれぞれ機能して、その両側の
チャネルを相互に接続する役目を果たす、なお、各電界
効果トランジスタのゲート数は２個に限らず、原理上は
任童の複数個とすることができる。

〔発明が解決しようとする課題〕

このように、従来の複数入力電界効果トランジスタは中
間ソース・ドレイン層を介して複数個のゲートの下側の
チャネルを直列接続するものであるから、通常の電界効
果トランジスタを複数個直列接続するよりはチップ面積
を原理上節約できるはずであるが実際の節約効果はさほ
ど高くない。

これは、電界効果トランジスタを作り込むに要するチッ
プ面積中でゲート面積が占める割合が元々かなり大きい
ためである。

もちろん従来構造でも中間ソース・ドレイン層によって
両側のトランジスタが相互接続されるので、接続膜が不
要になる分だけチップ面積を節約できるが、この節約分
がゲート面積に比べれば少ないので全体の所要チップ面
積としては減少割合がごく僅かになってしまい、あまり
実効が上がらないのである。

本発明は複数入力電界効果トランジスタを従来より小さ
なチップ面積内に作り込めるようにすることを目的とす
る。

〔課題を解決するための手段〕

本発明によればこの目的は、複数入力電界効果トランジ
スタ用に多結晶シリコンからなる単一のゲートを設け、
ゲート内に一方の導電形でドープされた複数個のゲート
部分を相互間に非ドープのないしは他方の導電形でドー
プされた分離部分を挟んで設け、ゲートの各ゲート部分
から入力端子を個別に導出し、ゲートの分離部分に一方
のｔ＃電位を、サブストレート領域に他方の電源電位を
それぞれ賦与することにまり達成される。

〔作用〕

本発明は、複数入力電界効果トランジスタの所要チップ
面積の節約にはゲート面積の縮小が最も効果が高い点に
注目して、ゲートとしては多結晶シリコンゲートを１個
だけ設け、それに局部的なドーピングを施すことにより
内部を分離部分により複数個のゲート部分に分けて、こ
れらを回路上はそれぞれ独立なゲートとして利用できる
ようにしたものである。このため本発明では上記構成に
いうように、多結晶シリコンゲート内の複数個の部分を
一方の導電形でドープしてそれぞれゲート部分とし、残
余の範囲は非ドープのままで、ないし他方の導電形でド
ープしてゲート部分を相互に分離する分離部分とする。

しかし、それだけでは従来の中間ソース・ドレイン層が
受は持っていたチャネルの直列接続機能がないので、上
記構成のように分離部分には一方の電源電位を、サブス
トレート領域には他方の電源電位をそれぞれ賦与して、
各分離部分の下側のサブストレート領域にこの機能を持
たせる。

すなわち、サブストレート６ｉ域に対してゲートの分離
部分に１ｉＢ電圧を掛けることにより、サブストレート
６ｉ域の表面にチャネルを静電誘導により形成させ、こ
の誘導チャネルに両側のチャネルを相互接続する従来の
中間ソース・ドレイン層の役目を果たさせることができ
る。

なお、分離部分下のサブストレート９Ｍ域の表面のかか
るチャネル接続の機能面から、ゲート部分にサブストレ
ート領域と同し導電性を持たせるのが、以下の理由で有
利である。

一方の導電形のゲート部分と非ドープのないし他方の導
電形の分離部分との間にはダイオードが形成される。と
ころで、複数入力電界効果トランジスタを論理ゲートに
用いる時、複数個のゲート部分下のチャネルをすべてオ
ン状態にしてゲート開条件を整えるのがふつうで、ある
ゲート部分への人力信号を論理ゲートを開く論理状態に
したとき、その導電性をサブストレート領域と同じにし
て置くと、ダイオードがこのゲート部分から隣接する分
離部分に向けて順方向に導通する。

これにより、分離部分下のサブストレート領域面のチャ
ネル接続機能が一層強められ、かつこの分離部分に隣接
する他のゲート部分への入力信号が論理ゲートを閉じる
論理状態にあっても、それとの間のダイオードは逆バイ
アス状態になって、論理ゲートを閉じる論理状態に対応
する電位がこの分離部分に悪影響を及ぼさないようにす
る。

〔実施例〕

以下、第１図を参照して本発明の実施例を具体的に説明
する。同図（ａ）と〜）は第２図に対応する形で本発明
によるｎチャネル形およびＰチャネル形の複数人力電界
効果トランジスタをそれぞれ示すもので、第２図に対応
する部分には同じ符号が付されている。同図（Ｃ）と（
イ）はこれら電界効果トランジスタの適用回路例である
。

図示のように、従来と異なる点はゲート５の構造のみで
、他は同じである。サブストレートａ域とされる同図（
ａ）のｐ形のウェル２と同図（ロ）のｎ形の半導体Ｍ域
ｌは例えばＩＱＩｓ〜１０目原子／ｃｄ程度の不純物濃
度とされる。

ゲート５用の多結晶シリコン膜は、この半導体領域ｌま
たはウェル２の上に０．０５〜０．１０−の厚みで付け
られたゲート酸化膜４上に通常の熱ＣＶＤ法等により　
０．５−程度の厚みに成長され、これに例えばイオン注
入法により不純物を局部導入して高温熱処理を施した上
で所定のゲートパターンに形成する。これにより、ゲー
ト５内には同図（ａ）のれチャネル形ではそのサブスト
レート領域であるウェル２と同じｐ形にドープされたゲ
ート部分５ｐが、また同図（ロ）のｐチャネル形ではそ
のサブストレート６ｉ域である半導体領域１と同じｎ形
のゲート部分５ｎがそれぞれこの実施例では２個ずつ作
り込まれ、非ドープ部分が分離部分５１とされる。

なお、この分離部分５１は前述のようにｎチャネル形で
はｎ形に、ｐチャネル形ではｐ形にそれぞれドープして
もよい、いずれにせよ、第１図（ａ）の場合はゲート部
分５ｐから分離部分５１の方向に、同図中）の場合は分
離部分５Ｉからゲート部分５ｎの方向にそれぞれ導通す
るダイオードがゲート５内に作り込まれることになる。

また従来と同様に、第１図（ａ）のｎチャネル電界効果
トランジスタ用にｎ形のソース層８ｓとドレイン層８ｄ
およびｐ形のサブストレート接続層７が。

同図（ロ）のｐチャネル電界効果トランジスタ用にはｐ
形のソース層６ｓとドレイン層６ｄおよびｎ形のサブス
トレート接続層８がそれぞれ１０！０原子／ｃｊ以上の
高不純物濃度で作り込まれる。眉間絶縁膜ＩＯと接続膜
１１も従来と同様である。

以上のように構成された第１図（ａ）のｎチャネル形の
２人力電界効果トランジスタでは、ゲート５の２個のゲ
ート部分５ｐからそれぞれ入力端子ＳｉｔとＳｉ２が導
出され、分離部分５１にはこの例では正電位である一方
の電源電位Ｖが与えられる。サブストレート領域として
のウェル２は、ソース１１８ｇとサブストレート接続層
７から導出されたソース端子Ｓを介してこの例では接地
電位である他方の電源電位已に置かれる。ドレイン層８
ｄからはドレイン端子りが導出される。第１図（Ｃ）は
この２人力電界効果トランジスタをナントゲートとして
利用する場合の回路を例示するものである。

第１図（Ｃ）の２人力電界効果トランジスタは、そのド
レイン端子りが抵抗Ｒを介して電源電位■と接続され、
容易にわかるようにその２個の入力端子５１１とＳ１２
への入力信号がいずれもｈの論理状態のときに限ってオ
ンして、そのドレイン端子りから導出される出力信号Ｓ
ｏをｔの論理状態にするナントゲートとしての役目を果
たす。

第１図（ロ）のＰチャネル形２人力電界効果トランジス
タでは、上と同様にゲート５の２個のゲート部分５ｎか
ら入力端子Ｓｌｌと５３２が導出されるが、その分離部
分５１には接地電位Ｅが、そのサブストレート８！域で
ある半導体領域１には電源電位■がそれぞれ与えられる
。これに対応する第１図（ｄ）の適用回路例では、２人
力電界効果トランジスタはそのドレイン端子りが抵抗Ｒ
を介して接地電位Ｅと接続され、２個の入力端子５１１
と５１２に対する入力信号がいずれもｔの論理状態のと
きに限ってオンし、そのドレイン端子りから導出される
出力信号Ｓｏをｈの論理状態にするノアゲートとしての
役目を果たす。

なお上述の抵抗Ｒのかわりに、第１図（Ｃ）の回路では
同図（ロ）のｐチャネル形２人力電界効果トランジスタ
を、同図（ロ）の回路では同図（ａ）のｎチャネル２人
力電界効果トランジスタをそれぞれ接続して通常のＣＭ
Ｏ３回路とすることができる。

また、２個の入力端子Ｓｌｌと５１２への入力信号の一
方のみが論理ゲートを開く論理状態、つまり第１図（ａ
）では％１１図伽）ではｂの状態にある時、ゲート５内
に組み込まれたダイオードが同図（ａ）ではｐ形のゲー
ト部分５ｐから分離部分５ｉに向けて。

同図（ロ）では分離部分５１からｎ形のゲート部分５ｎ
に向けてそれぞれ導通して、分離部分５１のサブストレ
ート８！域の表面へのチャネル誘導作用が一層強められ
、分離部分５１に隣接する他のゲート部分との間のダイ
オードは逆バイアス状態になって、かかるゲート部分の
電位が分離部分に与える影響が防止されるのは前述のと
おりである。

以上の実施例では２人力電界効果トランジスタについて
説明したが、本発明を３人力以上の場合にも適用できる
のはもちろんである。

〔発明の効果〕

以上のとおり本発明では、電界効果トランジスタの１対
のソース・ドレイン層相互間のサブストレート８ｉ域上
に多結晶シリコンで単一のゲートを設け、その内にソー
ス・ドレイン間方向に沿って一方の導電形でドープされ
た複数個のゲート部分を相互間に例えば非ドープの分離
部分を挟んで設け、各ゲート部分から入力端子を個別に
導出し、分離部分には一方の電源電位を、サブストレー
ト領域には他方のｔ源電位をそれぞれ賦与することによ
り、次の効果を上げることができる。

（ａ）　？Ｊｌ数入力電界効果トランジスタのゲートが
１個で済むので、入力個数だけ電界効果トランジスタを
設ける場合に比べて、その所要チップ面積を少なくとも
３０％削減できる。

（ロ）集積回路装置に組み込む際にウェハプロセスで形
成すべきゲート数が少なくとも半減するので、フォトプ
ロセスに対して従来よりも微細化されたルールの適用が
可能になり、所要チップ面積を一層節減することができ
る。

（Ｃ）単一ゲートの下側の半導体領域内でチャネルが複
数個直列に接続されるので、ソース・ドレイン間耐圧や
静電過電圧耐量を従来よりも向上して、動作信頼性が高
めることができる。

本発明による複数入力電界効果トランジスタは論理ゲー
ト機能を元々備え、しかも従来より縮小されたチップ面
積内に組み込めるので、集積回路装置の集積度を向上す
る効果がとくに高く、かつ上述のようにその動作信頼性
を高め得る副次効果を奏することができる。

【図面の簡単な説明】

第１図は本発明による複数入力電界効果トランジスタを
ｎチャネル形とｐチャネル形について示す断面図および
それらの適用例の回路図である。 第２図は従来の複数入力電界効果トランジスタをｎチャ
ネル形とｐチャネル形について示す断面図である０図に
おいて、 ｌ：１＆板等の半導体領域ないしサブストレート領域、
２：サブストレート領域ないしウェル、３：フィールド
酸化膜、４：ゲート酸化膜、５：ゲート、５１：ゲート
の分離部分、５ｎ：ｎ形でドープされたゲート部分、５
Ｐ：Ｐ形でドープされたゲート部分、６：ソース・ドレ
イン層、６ｄニドレイン層、６＋　：　中間ソース・ド
レイン層、６ｓ：ソース層、７：サブストレート接続層
、８：ソース・ドレイン層、８ｄニドレイン層、８ｓ：
ソース層、９：サブストレート接続層、１０：眉間絶縁
膜、１１：接続膜、Ｄニドレイン端子、Ｅ：他方の電源
電位ないし接地電位、Ｒ：抵抗、Ｓ：ソース端子、Ｓｉ
ｌ、Ｓｉ２　：入力端子、Ｓｏ：出力信号、Ｖニ一方の
電源電位、であ第 図

Claims (1)

【特許請求の範囲】
1. １対のソース・ドレイン層間のサブストレート領域上に
   多結晶シリコンからなる単一のゲートを設け、ゲート内
   にソース・ドレイン間方向に沿って一方の導電形でドー
   プされた複数個のゲート部分を相互間に非ドープのない
   しは他方の導電形でドープされた分離部分を挟みかつ両
   端部にゲート部分が配設されるように設け、ゲートの各
   ゲート部分から入力端子を個別に導出し、ゲートの分離
   部分に一方の電源電位を、サブストレート領域に他方の
   電源電位をそれぞれ賦与してなる複数入力電界効果トラ
   ンジスタ。