JPH03178170A - 半導体装置 - Google Patents
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- JPH03178170A JPH03178170A JP31672389A JP31672389A JPH03178170A JP H03178170 A JPH03178170 A JP H03178170A JP 31672389 A JP31672389 A JP 31672389A JP 31672389 A JP31672389 A JP 31672389A JP H03178170 A JPH03178170 A JP H03178170A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
半導体装置、特にＳＯＩ構造のパワーＭＯ８ＦＥＴの素
子構造の改良に関し、 Ｓｏｌ構造でオフセットゲート型を有するパワーＭＯ８
ＦＥＴのドレイン耐圧を向上させ、しかもオン電流の増
大を同時に図ることを目的とし、半導体基板と、該半導
体基板上に設けられた下地絶縁膜と、該下地絶縁膜上に
設けられた半導体層と、該半導体層に相離間して形成さ
れたソース拡散領域及びドレイン拡散領域と、該ソース
拡散領域と該ドレイン拡散領域の離間部に、該ドレイン
拡散領域に接し、且つ該ソース拡散領域から離間して形
成されたオフセット領域と、該半導体層上に形成された
ゲート絶縁膜と、該ソース拡散領域と該オフセット領域
との離間部上の該ゲート絶縁膜上に設けられたゲート電
極と、該ドレイン拡散領域とオフセット領域の直下部に
選択的に、絶縁膜を介し隣接して設けられたドレイン下
部電極とを有し、該ドレイン下部電極がインバータを介
して該ゲート電極に電気的に接続されて構成される。 〔産業上の利用分野〕 本発明は半導体装置、特にＳｏｔ構造のパワーＭＯ８Ｆ
ＥＴの素子構造の改良に関する。 パワーＭＯ８ＦＥＴを組み込んだＩＣは、デイスプレー
パネル駆動、モータ直接駆動など高電圧で、且つ高度な
制御を必要とする用途でその需要が拡大しており、より
高ドレイン耐圧を有し且つオン抵抗の低いパワーＭＯ８
ＦＥＴが要望されている。 〔従来の技術〕 従来開発されているパワーＭＯ８ＦＥＴのうちＳ ＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
のものの従来構造を模式的に示したのが第４図の側断面
図で、図中、ｌは半導体基板、２は下地絶縁膜、３は半
導体層（例えばｐ−型）、４はゲート絶縁膜、５はゲー
ト電極、６はソース拡散領域（例えば ｎ“型）、７は
ドレイン拡散領、域（例えばｎ＋型）、８はオフセット
低濃度領域（例えばｎ−型）、Ａ。ｔｒはオフセット部
を示している。 上記Ｓｏｌ構造においては、素子形成領域の半導体層３
が下地絶縁膜２上に形成されているために、横方向の素
子分離を行うことにより個々の素子が電気的に完全に分
離される。そのため素子形成領域の半導体層３を薄くす
ることにより、図中のオフセット部Ａａｔｔを上下（厚
さ）方向に容易に完全空乏化することができ、−度この
部分が完全空乏化すると、ドレイン電圧を更に上げても
縦方向の電界は増大しないために、バルク半導体に直接
形成したＭＯＳＦＥＴのようなドレイン拡散領域７と基
板１間の接合ブレークダウンが起こらない。そこでバル
ク半導体即ち半導体基板に直接形成されるものに比べて
高ドレイン耐圧を有するＭＯＳＦＥＴが形成される。 〔発明が解決しようとする課題〕 しかしＳＯＩ構造のオフセットゲート型パワーＭＯ８Ｆ
ＥＴにおいては、下地絶縁膜２が多くは高絶縁耐力を有
する熱酸化膜により形成され余り厚く出来ないために、
上記従来構造において、ドレイン拡散領域７に高電圧が
印加された際には、第５図に示すように、ドレイン拡散
領域７近傍の半導体層３中にも上記高電圧による高い電
位差に起因する強い電界Ｅか生じ、これによってドレイ
ン拡散領域７の接合にアバランシェ・ブレークダウン（
ＡＢ）が起こりドレイン耐圧が低下する。そのために、
需要を十分に満たすような高耐圧の素子が得られないと
いう問題があった。 また上記従来の構造においては、オン状態の時ソース拡
散領域６とドレイン拡散領域７間に流れる電流はオフセ
ット低濃度領域８の抵抗（オン抵抗）で規定され、駆動
電流が制限されるという問題もあった。 そこで本発明は、ＳＯＩ構造のオフセットゲート型ＭＯ
８ＦＥＴのドレイン耐圧を向上させ、しかもオン電流の
増大を同時に図ることを目的とする。 〔課題を解決するための手段〕 上記課題は、半導体基板と、該半導体基板上に設けられ
た下地絶縁膜と、該下地絶縁膜上に設けられた半導体層
と、該半導体層に相離間して形成されたソース拡散領域
及びドレイン拡散領域と、該ソース拡散領域と該ドレイ
ン拡散領域の離間部に、該ドレイン拡散領域に接し、且
つ該ソース拡散領域から離間して形成されたオフセット
領域と、該半導体層上に形成されたゲート絶縁膜と、該
ソース拡散領域と該オフセット領域との離間部上の該ゲ
ート絶縁膜上に設けられたゲート電極と、該ドレイン拡
散領域とオフセット領域の直下部に選択的に、絶縁膜を
介し隣接して設けられたドレイン下部電極とを有し、該
ドレイン下部電極がインバータを介して該ゲート電極に
電気的に接続されている本発明による半導体装置によっ
て解決される。 〔作 用〕 第１図は本発明の原理説明用模式図で、図中、（ａ）は
オフ状態、（ｂ）はオン状態、■は半導体基板、２は下
地絶縁膜、３は半導体層、４はゲート絶縁膜、７はドレ
イン拡散領域、８はオフセット低濃度領域、９はドレイ
ン下部電極、ｌＯは絶縁膜を示す。 本発明によれば第１図（ａ）及び（ｂ）に示すように、
ドレイン拡散領域７及びその近傍の半導体層３の下部に
絶縁膜ｌＯを介し隣接してドレイン下部電極９を設け、
ＭＯＳＦＥＴのオフ状態においては、同図（ａ）に示す
ように、ドレイン拡散領域７に印加される例えば高電位
ＶＣＣと同じＶＣＣ電位を上記ドレイン下部電極９にイ
ンバータを介して印加し、ドレイン拡散領域７と見掛は
上の基板（本来の基板ｌではない）間の電位差を無くし
て、この電位差に起因するドレイン−基板間の強電界に
よるドレイン接合のアバランシェブレークダウンを防止
し、ソース−ドレイン間耐圧を上昇させる。 またＦＥＴのオン状態においては、同図（ｂ）に示すよ
うに、ドレイン下部電極９にドレイン拡散領域７に印加
される例えばＶ。Ｃ電位と逆の低電位Ｖｓｓ電位をイン
バータを介して印加し、このドレイン拡散領域７に対し
て大きな電位差を有する上記ドレイン下部電極９によっ
てドレイン接合部に強い電界（Ｅ）を形成し、この強電
界（Ｅ）によりドレイン接合にアバランシェブレークダ
ウン（ＡＢ）を起こさる。そしてこれによって発生した
キャリア（＋）または（−）をソース−ドレイン間の通
電に寄与せしめてオン電流を増大（オン抵抗を減少）さ
せる。 以上により、ＳＯＩ構造のオフセットゲート型ＭＯ８Ｆ
ＥＴのドレイン耐圧を向上させ、しかもオン電流の増大
を同時に図ることができる。 〔実施例〕 以下本発明を、図示実施例により具体的に説明する。 第２図は本発明の一実施例の模式図で、（ａ）は回路図
、（ｂｌは側断面図、第３図は本発明の他の実施例の模
式図で、（ａ）は回路図、（ｂ）は平面図、（Ｃ）はＡ
Ａ矢視断面図である。 企図を通じ同一対象物は同一符合で示す。 第２図は単一（ｎ）チャネルＭＯ８による増幅回路に本
発明を適用した一実施例である。 図において、 ｌは半導体基板、 ２は熱酸化により形成した厚さ１μｍ程度の５ｉＯｚか
らなる下地酸化膜、 ３Ａ、３Ｂは多結晶シリコン層をレーザビーム照射によ
り再結晶化した半導体層、 ３Ａｆｌ、３Ｂ、及び３Ｂ、はそれぞれ選択的の不純物
をイオン注入して形成したｌ Ｘ １０”ａｍ−’程度
の不純物濃度を有する第１のｎ−型半導体層、第２のｎ
−型半導体層及びｐ−型半導体層、４は熱酸化により形
成された厚さ５００〜１００ＯＡ程度のゲート酸化膜、 ５Ａ、５Ｂ＋、５Ｂ！は高導電性を付与した多結晶シリ
コンからなるゲート電極、 ６Ａ、、６Ｂ、はそれぞれゲート電極の側面に整合して
形成されたｌｏ Ｉ Ｉ、、、 ｔ ｏ １０程度の不
純物濃度を有するｎ＋型ソース拡散領域、 ６Ｂ、はゲート電極の側面に整合して形成された１ｏｌ
ｌｌ、、ｔ６！（ｌ程度の不純物濃度を有するｐ”型ソ
ース拡散領域、 ？Ａ、、７Ｂ、はそれぞれレジストマスク等を用いゲー
ト電極直下部から離間して形成された１０目〜ｘｏｔＯ
程度の不純物濃度を有するｎ＋型ドレイン拡散領域、 ７Ｂ、は同じくゲート電極直下部から離間して形成され
た１ｏｌＳ−ｔｏ！Ｏ程度の不純物濃度を有するｐ＋型
ドレイン拡散領域、 ８Ａ、、８Ｂ、はそれぞれ一端部がゲート電極に整合し
他端部がドレイン拡散領域内に包含されて形成された２
〜３ＸｌＯ”程度の不純物濃度を有するｎ型オフセット
低濃度領域、 ８Ｂ。は一端部がゲート電極に整合し他端部がドレイン
拡散領域内に包含されて形成された２〜３Ｘ１０”程度
の不純物濃度を有するｐ型オフセット低濃度領域、 ９は高導電性を付与した多結晶シリコン、高融点金属或
いは高融点金属シリサイド等からなり、主トランジスタ
（Ｔ１）のドレイン拡散領域及びその近傍領域の下部に
選択的に設けられた厚さ２００ＯＡ程度のドレイン下部
電極、 １０はドレイン下部電極と半導体層とを絶縁するＣＣＶ
Ｄ−３ｔｏ等による厚さ３０００Ａ程度の層間絶縁膜、
１１は燐珪酸ガラス（ＰＳＧ）からなる厚さ１μｍ程度
の被覆絶縁膜、 １２は配線コンタクト窓、 １３Ｇｌ、１３Ｇｘ、１３Ｇ！はアルミニウム等からな
るゲート配線、 １３ｓ＋、 １３ｓ２．１３ｓｓは同じくソース配線、
１３Ｄ＋、１３Ｄ、、１３Ｄｓは同じくドレイン配線、
Ｄ、は入力信号またはその端子、 Ｄｅｍｌは出力端子、 Ｖｃｃは高電位電源、 ■、８は接地電源、 Ｒｔは負荷抵抗、 Ｔ１は増幅用のｎチャネル型主トランジスタ、Ｔｏｍは
ｎチャネル型副トランジスタ、Ｔ□はｐチャネル型側ト
ランジスタ ＩＮＶはドレイン下部電極電圧印加用インバータを示し
ている。 上記構成において、主トランジスタ（Ｔ１）を動作させ
る入力信号Ｄ Ｉｍが同時にドレイン下部電極電圧印加
用インバータＩＮＶにも入力される。そしてこの信号Ｄ
ＩＭが
子構造の改良に関し、 Ｓｏｌ構造でオフセットゲート型を有するパワーＭＯ８
ＦＥＴのドレイン耐圧を向上させ、しかもオン電流の増
大を同時に図ることを目的とし、半導体基板と、該半導
体基板上に設けられた下地絶縁膜と、該下地絶縁膜上に
設けられた半導体層と、該半導体層に相離間して形成さ
れたソース拡散領域及びドレイン拡散領域と、該ソース
拡散領域と該ドレイン拡散領域の離間部に、該ドレイン
拡散領域に接し、且つ該ソース拡散領域から離間して形
成されたオフセット領域と、該半導体層上に形成された
ゲート絶縁膜と、該ソース拡散領域と該オフセット領域
との離間部上の該ゲート絶縁膜上に設けられたゲート電
極と、該ドレイン拡散領域とオフセット領域の直下部に
選択的に、絶縁膜を介し隣接して設けられたドレイン下
部電極とを有し、該ドレイン下部電極がインバータを介
して該ゲート電極に電気的に接続されて構成される。 〔産業上の利用分野〕 本発明は半導体装置、特にＳｏｔ構造のパワーＭＯ８Ｆ
ＥＴの素子構造の改良に関する。 パワーＭＯ８ＦＥＴを組み込んだＩＣは、デイスプレー
パネル駆動、モータ直接駆動など高電圧で、且つ高度な
制御を必要とする用途でその需要が拡大しており、より
高ドレイン耐圧を有し且つオン抵抗の低いパワーＭＯ８
ＦＥＴが要望されている。 〔従来の技術〕 従来開発されているパワーＭＯ８ＦＥＴのうちＳ ＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
のものの従来構造を模式的に示したのが第４図の側断面
図で、図中、ｌは半導体基板、２は下地絶縁膜、３は半
導体層（例えばｐ−型）、４はゲート絶縁膜、５はゲー
ト電極、６はソース拡散領域（例えば ｎ“型）、７は
ドレイン拡散領、域（例えばｎ＋型）、８はオフセット
低濃度領域（例えばｎ−型）、Ａ。ｔｒはオフセット部
を示している。 上記Ｓｏｌ構造においては、素子形成領域の半導体層３
が下地絶縁膜２上に形成されているために、横方向の素
子分離を行うことにより個々の素子が電気的に完全に分
離される。そのため素子形成領域の半導体層３を薄くす
ることにより、図中のオフセット部Ａａｔｔを上下（厚
さ）方向に容易に完全空乏化することができ、−度この
部分が完全空乏化すると、ドレイン電圧を更に上げても
縦方向の電界は増大しないために、バルク半導体に直接
形成したＭＯＳＦＥＴのようなドレイン拡散領域７と基
板１間の接合ブレークダウンが起こらない。そこでバル
ク半導体即ち半導体基板に直接形成されるものに比べて
高ドレイン耐圧を有するＭＯＳＦＥＴが形成される。 〔発明が解決しようとする課題〕 しかしＳＯＩ構造のオフセットゲート型パワーＭＯ８Ｆ
ＥＴにおいては、下地絶縁膜２が多くは高絶縁耐力を有
する熱酸化膜により形成され余り厚く出来ないために、
上記従来構造において、ドレイン拡散領域７に高電圧が
印加された際には、第５図に示すように、ドレイン拡散
領域７近傍の半導体層３中にも上記高電圧による高い電
位差に起因する強い電界Ｅか生じ、これによってドレイ
ン拡散領域７の接合にアバランシェ・ブレークダウン（
ＡＢ）が起こりドレイン耐圧が低下する。そのために、
需要を十分に満たすような高耐圧の素子が得られないと
いう問題があった。 また上記従来の構造においては、オン状態の時ソース拡
散領域６とドレイン拡散領域７間に流れる電流はオフセ
ット低濃度領域８の抵抗（オン抵抗）で規定され、駆動
電流が制限されるという問題もあった。 そこで本発明は、ＳＯＩ構造のオフセットゲート型ＭＯ
８ＦＥＴのドレイン耐圧を向上させ、しかもオン電流の
増大を同時に図ることを目的とする。 〔課題を解決するための手段〕 上記課題は、半導体基板と、該半導体基板上に設けられ
た下地絶縁膜と、該下地絶縁膜上に設けられた半導体層
と、該半導体層に相離間して形成されたソース拡散領域
及びドレイン拡散領域と、該ソース拡散領域と該ドレイ
ン拡散領域の離間部に、該ドレイン拡散領域に接し、且
つ該ソース拡散領域から離間して形成されたオフセット
領域と、該半導体層上に形成されたゲート絶縁膜と、該
ソース拡散領域と該オフセット領域との離間部上の該ゲ
ート絶縁膜上に設けられたゲート電極と、該ドレイン拡
散領域とオフセット領域の直下部に選択的に、絶縁膜を
介し隣接して設けられたドレイン下部電極とを有し、該
ドレイン下部電極がインバータを介して該ゲート電極に
電気的に接続されている本発明による半導体装置によっ
て解決される。 〔作 用〕 第１図は本発明の原理説明用模式図で、図中、（ａ）は
オフ状態、（ｂ）はオン状態、■は半導体基板、２は下
地絶縁膜、３は半導体層、４はゲート絶縁膜、７はドレ
イン拡散領域、８はオフセット低濃度領域、９はドレイ
ン下部電極、ｌＯは絶縁膜を示す。 本発明によれば第１図（ａ）及び（ｂ）に示すように、
ドレイン拡散領域７及びその近傍の半導体層３の下部に
絶縁膜ｌＯを介し隣接してドレイン下部電極９を設け、
ＭＯＳＦＥＴのオフ状態においては、同図（ａ）に示す
ように、ドレイン拡散領域７に印加される例えば高電位
ＶＣＣと同じＶＣＣ電位を上記ドレイン下部電極９にイ
ンバータを介して印加し、ドレイン拡散領域７と見掛は
上の基板（本来の基板ｌではない）間の電位差を無くし
て、この電位差に起因するドレイン−基板間の強電界に
よるドレイン接合のアバランシェブレークダウンを防止
し、ソース−ドレイン間耐圧を上昇させる。 またＦＥＴのオン状態においては、同図（ｂ）に示すよ
うに、ドレイン下部電極９にドレイン拡散領域７に印加
される例えばＶ。Ｃ電位と逆の低電位Ｖｓｓ電位をイン
バータを介して印加し、このドレイン拡散領域７に対し
て大きな電位差を有する上記ドレイン下部電極９によっ
てドレイン接合部に強い電界（Ｅ）を形成し、この強電
界（Ｅ）によりドレイン接合にアバランシェブレークダ
ウン（ＡＢ）を起こさる。そしてこれによって発生した
キャリア（＋）または（−）をソース−ドレイン間の通
電に寄与せしめてオン電流を増大（オン抵抗を減少）さ
せる。 以上により、ＳＯＩ構造のオフセットゲート型ＭＯ８Ｆ
ＥＴのドレイン耐圧を向上させ、しかもオン電流の増大
を同時に図ることができる。 〔実施例〕 以下本発明を、図示実施例により具体的に説明する。 第２図は本発明の一実施例の模式図で、（ａ）は回路図
、（ｂｌは側断面図、第３図は本発明の他の実施例の模
式図で、（ａ）は回路図、（ｂ）は平面図、（Ｃ）はＡ
Ａ矢視断面図である。 企図を通じ同一対象物は同一符合で示す。 第２図は単一（ｎ）チャネルＭＯ８による増幅回路に本
発明を適用した一実施例である。 図において、 ｌは半導体基板、 ２は熱酸化により形成した厚さ１μｍ程度の５ｉＯｚか
らなる下地酸化膜、 ３Ａ、３Ｂは多結晶シリコン層をレーザビーム照射によ
り再結晶化した半導体層、 ３Ａｆｌ、３Ｂ、及び３Ｂ、はそれぞれ選択的の不純物
をイオン注入して形成したｌ Ｘ １０”ａｍ−’程度
の不純物濃度を有する第１のｎ−型半導体層、第２のｎ
−型半導体層及びｐ−型半導体層、４は熱酸化により形
成された厚さ５００〜１００ＯＡ程度のゲート酸化膜、 ５Ａ、５Ｂ＋、５Ｂ！は高導電性を付与した多結晶シリ
コンからなるゲート電極、 ６Ａ、、６Ｂ、はそれぞれゲート電極の側面に整合して
形成されたｌｏ Ｉ Ｉ、、、 ｔ ｏ １０程度の不
純物濃度を有するｎ＋型ソース拡散領域、 ６Ｂ、はゲート電極の側面に整合して形成された１ｏｌ
ｌｌ、、ｔ６！（ｌ程度の不純物濃度を有するｐ”型ソ
ース拡散領域、 ？Ａ、、７Ｂ、はそれぞれレジストマスク等を用いゲー
ト電極直下部から離間して形成された１０目〜ｘｏｔＯ
程度の不純物濃度を有するｎ＋型ドレイン拡散領域、 ７Ｂ、は同じくゲート電極直下部から離間して形成され
た１ｏｌＳ−ｔｏ！Ｏ程度の不純物濃度を有するｐ＋型
ドレイン拡散領域、 ８Ａ、、８Ｂ、はそれぞれ一端部がゲート電極に整合し
他端部がドレイン拡散領域内に包含されて形成された２
〜３ＸｌＯ”程度の不純物濃度を有するｎ型オフセット
低濃度領域、 ８Ｂ。は一端部がゲート電極に整合し他端部がドレイン
拡散領域内に包含されて形成された２〜３Ｘ１０”程度
の不純物濃度を有するｐ型オフセット低濃度領域、 ９は高導電性を付与した多結晶シリコン、高融点金属或
いは高融点金属シリサイド等からなり、主トランジスタ
（Ｔ１）のドレイン拡散領域及びその近傍領域の下部に
選択的に設けられた厚さ２００ＯＡ程度のドレイン下部
電極、 １０はドレイン下部電極と半導体層とを絶縁するＣＣＶ
Ｄ−３ｔｏ等による厚さ３０００Ａ程度の層間絶縁膜、
１１は燐珪酸ガラス（ＰＳＧ）からなる厚さ１μｍ程度
の被覆絶縁膜、 １２は配線コンタクト窓、 １３Ｇｌ、１３Ｇｘ、１３Ｇ！はアルミニウム等からな
るゲート配線、 １３ｓ＋、 １３ｓ２．１３ｓｓは同じくソース配線、
１３Ｄ＋、１３Ｄ、、１３Ｄｓは同じくドレイン配線、
Ｄ、は入力信号またはその端子、 Ｄｅｍｌは出力端子、 Ｖｃｃは高電位電源、 ■、８は接地電源、 Ｒｔは負荷抵抗、 Ｔ１は増幅用のｎチャネル型主トランジスタ、Ｔｏｍは
ｎチャネル型副トランジスタ、Ｔ□はｐチャネル型側ト
ランジスタ ＩＮＶはドレイン下部電極電圧印加用インバータを示し
ている。 上記構成において、主トランジスタ（Ｔ１）を動作させ
る入力信号Ｄ Ｉｍが同時にドレイン下部電極電圧印加
用インバータＩＮＶにも入力される。そしてこの信号Ｄ
ＩＭが
〔０〕即ち−ｏＶの場合、主トランジスタ（Ｔ１
）はオフになり、そのドレイン拡散領域？Ａ、にＶｃ。 電圧が印加され出力端子り。、にＶＣＣ電圧が出力され
、それと共にドレイン下部電極電圧印加用インバータＩ
ＮＶのｐチャネルトランジスタ（Ｔｔ−）がオンになり
、ｎチャネルトランジスタ（Ｔｔ、）がオフになって主
トランジスタ（Ｔ１）のドレイン下部電極９にもｖｃｃ
電位が印加される。 従って主トランジスタ（Ｔ１）のドレイン拡散領域？Ａ
、とその下部に隣接して配設されたドレイン下部電極９
との電位差が０になり、ドレイン拡散領域７Ａ、の接合
付近に強い電界が形成されることがなく、接合のアバラ
ンシェブレークダウンが防止され、本来の高い接合耐圧
に見合った高いドレイン耐圧が得られる。 また入力信号Ｄ１が〔ｌ〕即ち＋５ｖの場合、主トラン
ジスタ（Ｔ１）はオンしてそのソース拡散領域６Ａ、と
ドレイン拡散領域７Ａ、との間にチャネル部及びｎ型オ
フセット低濃度領域８Ａ、を介してオン電流が流れるが
、この際、インバータ（ＩＮＶ）のｐチャネルトランジ
スタ（Ｔ□）がオフになり、ｎチャネルトランジスタ（
Ｔ□）がオンになって主トランジスタ（Ｔｔ）のドレイ
ン下部電極９にＶＳＳ電位が印加されて、初期にＶＣＣ
電位が印加されているドレイン拡散領域７Ａ、との間に
強い電界が形成され、ドレイン接合がアバランシェブレ
ークダウンを起こし、これによって形成されたキャリア
（＋）がソース拡散領域６Ａ、に流れ込んでオン電流に
寄与し、その分、従来のチャネル電流のみの場合よりオ
ン電流が増大する。 なお上記構成において、従来１５０Ｖ程度しか得られな
かった素子のドレイン耐圧を２００Ｖ以上に高め、且つ
３０ｍＡ程度しか得られなかったオン電流を６０ｍＡ程
度に増大させることができた。 第３図はＣＭＯＳインバータに本発明を適用した他の実
施例を示す回路図（ａ）、平面図（ｂ）及びＡ−Ａ断面
図（Ｃ）である。 図において、 １０１は半導体基板、１０２は下地酸化膜、１０３Ａ、
、１０３Ｂ、はｎ−型半導体層、１０３Ａ、 、１０３
Ｂ、はｐ−型半導体層、１０４はゲート酸化膜、１０５
はゲート電極、１０６Ａ、 、１０６Ｂ、はｎ＋型ソー
ス拡散領域、１０６Ａ、 、１０６Ｂ、はｐ＋型ソース
拡散領域、１０７Ａ。 、１０７Ｂ、はｎ＋型ドレイン拡散領域、１０７Ａ、、
１０７Ｂ、はｐ＋型ドレイン領域、１０８Ａ、 、１０
８Ｂ、はｎ型オフセット低濃度領域、１０８Ａ、、 １
０８Ｂ、はｐ型オフセット低濃度領域、１０９はドレイ
ン下部電極、ｌｌＯは層間絶縁膜、ｌｌｌは被覆絶縁膜
、１２は配線コンタクト窓、１１３は金属配線、Ｄ。 は入力信号またはその端子、Ｄｅａｌは出力端子、Ｖｏ
ｏは高電位電源、Ｖｓｓは接地電源、Ｔ、は外部制御用
の主インバータを構成するｎチャネル型主トランジスタ
、Ｔｌｐは同じくｐチャネル型主トランジスタ、Ｔ２＋
＋はドレイン下部電極電圧印加用の副インバータを構成
するｎチャネル型副トランジスタ、Ｔａｐは同じくｐチ
ャネル型副トランジスタ、ＩＮｖｌは外部制御用の主イ
ンバータ、ＩＮＶ、はドレイン下部電極電圧印加用の副
インバータを示している。 この構成においては、入力端子（Ｄ、、）にＯＶの信号
が入力された際、主インバータ（ＩＮＶＩ）のＴｌｐが
オンし、ＴＩ＋がオフになってＤ６１１ＬにＶＣＣ電位
が出力され、また主インバータ（ＩＮＶ、）のｎ＋型ド
レイン拡散領域１０７Ａ、とｐ−型半導体層１０３Ａ、
間の接合にＶＣＣに対応する高電圧が印加されるが、こ
の際同時に副インバータ（ＩＮＶ２）も同様に動作して
主インバータ（ＩＮＶＩ）のドレイン下部電極１０９に
も同様にＶ。。電位が印加されるので、上記ドレイン接
合に基板に向かう高電界が形成されることがなくなり、
接合のアバランシェブレークダウンが防止され上記ｎ＋
型ドレイン領域１０７Ａ。 の接合耐圧が向上する。 上記作用は主インバータ（ＩＮＶ、）のｐチャネルトラ
ンジスタＴｉｐがオフする際にも同様である。 また、Ｄ Ｉ＋＋に［１）の信号即ち＋５Ｖが入力され
て主インバータ（ＩＮＶＩ）のｎチャネル型上トランジ
スタＴｅａがオンする際、同一人力信号により副インバ
ータ（ＩＮＶ２）のｎチャネル型副トランジスタＴａ１
１もオンしてドレイン下部電極１０９に上記主トランジ
スタＴ、。のｎ＋型ドレイン拡散領域１０７Ａ。 と等しいＶＳ１１電位が印加されるが、この際、同図（
ｂ）から明らかなように、副インバータ（ＩＮＶｔ）を
主インバータ（ＩＮＶＩ）に比べて小型小容量に構成す
ることにより、主トランジスタのドレイン拡散領域１０
’ｉｌＡ、に比べてドレイン下部電極１０９の電位の切
り換えの方を速くし、それにより過渡的にドレイン領域
１０７Ａ、の接合にアバランシェブレークダウンを発生
させ、そこに生じたキャリアを徐々に立ち上がるチャネ
ルを介しての電流に加えることによってオン電流の立ち
上がりが速められる。 上記作用は、主インバータ（ｒＮＶＩ）のｐチャネル型
土トランジスタＴｌｐがオンする際においても同様であ
り、上記各々のトランジスタのオン電流の立ち上がりの
促進により、主インバータ（ＩＮＶＩ）のスイッチング
速度の向上が図れるという効果が得られる。 〔発明の効果〕 以上説明のように本発明によれば、ＳＯＩ構造のオフセ
ットゲート型ＭＯ８ＦＥＴのドレイン耐圧を向上させ、
しかもオン電流の増大を同時に図ることができるので、
上記ＭＯＳＦＥＴを用いた半導体ＩＣの駆動能力及び動
作速度を高めることができる。
）はオフになり、そのドレイン拡散領域？Ａ、にＶｃ。 電圧が印加され出力端子り。、にＶＣＣ電圧が出力され
、それと共にドレイン下部電極電圧印加用インバータＩ
ＮＶのｐチャネルトランジスタ（Ｔｔ−）がオンになり
、ｎチャネルトランジスタ（Ｔｔ、）がオフになって主
トランジスタ（Ｔ１）のドレイン下部電極９にもｖｃｃ
電位が印加される。 従って主トランジスタ（Ｔ１）のドレイン拡散領域？Ａ
、とその下部に隣接して配設されたドレイン下部電極９
との電位差が０になり、ドレイン拡散領域７Ａ、の接合
付近に強い電界が形成されることがなく、接合のアバラ
ンシェブレークダウンが防止され、本来の高い接合耐圧
に見合った高いドレイン耐圧が得られる。 また入力信号Ｄ１が〔ｌ〕即ち＋５ｖの場合、主トラン
ジスタ（Ｔ１）はオンしてそのソース拡散領域６Ａ、と
ドレイン拡散領域７Ａ、との間にチャネル部及びｎ型オ
フセット低濃度領域８Ａ、を介してオン電流が流れるが
、この際、インバータ（ＩＮＶ）のｐチャネルトランジ
スタ（Ｔ□）がオフになり、ｎチャネルトランジスタ（
Ｔ□）がオンになって主トランジスタ（Ｔｔ）のドレイ
ン下部電極９にＶＳＳ電位が印加されて、初期にＶＣＣ
電位が印加されているドレイン拡散領域７Ａ、との間に
強い電界が形成され、ドレイン接合がアバランシェブレ
ークダウンを起こし、これによって形成されたキャリア
（＋）がソース拡散領域６Ａ、に流れ込んでオン電流に
寄与し、その分、従来のチャネル電流のみの場合よりオ
ン電流が増大する。 なお上記構成において、従来１５０Ｖ程度しか得られな
かった素子のドレイン耐圧を２００Ｖ以上に高め、且つ
３０ｍＡ程度しか得られなかったオン電流を６０ｍＡ程
度に増大させることができた。 第３図はＣＭＯＳインバータに本発明を適用した他の実
施例を示す回路図（ａ）、平面図（ｂ）及びＡ−Ａ断面
図（Ｃ）である。 図において、 １０１は半導体基板、１０２は下地酸化膜、１０３Ａ、
、１０３Ｂ、はｎ−型半導体層、１０３Ａ、 、１０３
Ｂ、はｐ−型半導体層、１０４はゲート酸化膜、１０５
はゲート電極、１０６Ａ、 、１０６Ｂ、はｎ＋型ソー
ス拡散領域、１０６Ａ、 、１０６Ｂ、はｐ＋型ソース
拡散領域、１０７Ａ。 、１０７Ｂ、はｎ＋型ドレイン拡散領域、１０７Ａ、、
１０７Ｂ、はｐ＋型ドレイン領域、１０８Ａ、 、１０
８Ｂ、はｎ型オフセット低濃度領域、１０８Ａ、、 １
０８Ｂ、はｐ型オフセット低濃度領域、１０９はドレイ
ン下部電極、ｌｌＯは層間絶縁膜、ｌｌｌは被覆絶縁膜
、１２は配線コンタクト窓、１１３は金属配線、Ｄ。 は入力信号またはその端子、Ｄｅａｌは出力端子、Ｖｏ
ｏは高電位電源、Ｖｓｓは接地電源、Ｔ、は外部制御用
の主インバータを構成するｎチャネル型主トランジスタ
、Ｔｌｐは同じくｐチャネル型主トランジスタ、Ｔ２＋
＋はドレイン下部電極電圧印加用の副インバータを構成
するｎチャネル型副トランジスタ、Ｔａｐは同じくｐチ
ャネル型副トランジスタ、ＩＮｖｌは外部制御用の主イ
ンバータ、ＩＮＶ、はドレイン下部電極電圧印加用の副
インバータを示している。 この構成においては、入力端子（Ｄ、、）にＯＶの信号
が入力された際、主インバータ（ＩＮＶＩ）のＴｌｐが
オンし、ＴＩ＋がオフになってＤ６１１ＬにＶＣＣ電位
が出力され、また主インバータ（ＩＮＶ、）のｎ＋型ド
レイン拡散領域１０７Ａ、とｐ−型半導体層１０３Ａ、
間の接合にＶＣＣに対応する高電圧が印加されるが、こ
の際同時に副インバータ（ＩＮＶ２）も同様に動作して
主インバータ（ＩＮＶＩ）のドレイン下部電極１０９に
も同様にＶ。。電位が印加されるので、上記ドレイン接
合に基板に向かう高電界が形成されることがなくなり、
接合のアバランシェブレークダウンが防止され上記ｎ＋
型ドレイン領域１０７Ａ。 の接合耐圧が向上する。 上記作用は主インバータ（ＩＮＶ、）のｐチャネルトラ
ンジスタＴｉｐがオフする際にも同様である。 また、Ｄ Ｉ＋＋に［１）の信号即ち＋５Ｖが入力され
て主インバータ（ＩＮＶＩ）のｎチャネル型上トランジ
スタＴｅａがオンする際、同一人力信号により副インバ
ータ（ＩＮＶ２）のｎチャネル型副トランジスタＴａ１
１もオンしてドレイン下部電極１０９に上記主トランジ
スタＴ、。のｎ＋型ドレイン拡散領域１０７Ａ。 と等しいＶＳ１１電位が印加されるが、この際、同図（
ｂ）から明らかなように、副インバータ（ＩＮＶｔ）を
主インバータ（ＩＮＶＩ）に比べて小型小容量に構成す
ることにより、主トランジスタのドレイン拡散領域１０
’ｉｌＡ、に比べてドレイン下部電極１０９の電位の切
り換えの方を速くし、それにより過渡的にドレイン領域
１０７Ａ、の接合にアバランシェブレークダウンを発生
させ、そこに生じたキャリアを徐々に立ち上がるチャネ
ルを介しての電流に加えることによってオン電流の立ち
上がりが速められる。 上記作用は、主インバータ（ｒＮＶＩ）のｐチャネル型
土トランジスタＴｌｐがオンする際においても同様であ
り、上記各々のトランジスタのオン電流の立ち上がりの
促進により、主インバータ（ＩＮＶＩ）のスイッチング
速度の向上が図れるという効果が得られる。 〔発明の効果〕 以上説明のように本発明によれば、ＳＯＩ構造のオフセ
ットゲート型ＭＯ８ＦＥＴのドレイン耐圧を向上させ、
しかもオン電流の増大を同時に図ることができるので、
上記ＭＯＳＦＥＴを用いた半導体ＩＣの駆動能力及び動
作速度を高めることができる。
【図面の簡単な説明】
第１図は本発明の原理説明用模式図で、（ａ）はオフ状
態、（ｂ）はオン状態、 第２図は本発明の一実施例の模式図で、（ａ）は回路図
、（ｂ）は側断面図、 第３図は本発明の他の実施例の模式図で、（ａ）は回路
図、（ｂ）は平面図、（Ｃ）はＡ−Ａ断面図、第４図は
従来構造の模式側断面図、 第５図は従来構造の問題点を示す図 である。 図において １は半導体基板、 ２は下地絶縁膜、 ３は半導体層、 ４はゲート絶縁膜、 ７はドレイン拡散領域、 ８はオフセット低濃度領域、 ９はドレイン下部電極、 ｌＯは絶縁膜 を示す。 （（Ｗ）オフ状態 （ｂ）オン状旭 杢発明の原理説明用預式図 （α）回 路 図 （ｂ）側断面図 ／１５宏明の一実施例の模式図
態、（ｂ）はオン状態、 第２図は本発明の一実施例の模式図で、（ａ）は回路図
、（ｂ）は側断面図、 第３図は本発明の他の実施例の模式図で、（ａ）は回路
図、（ｂ）は平面図、（Ｃ）はＡ−Ａ断面図、第４図は
従来構造の模式側断面図、 第５図は従来構造の問題点を示す図 である。 図において １は半導体基板、 ２は下地絶縁膜、 ３は半導体層、 ４はゲート絶縁膜、 ７はドレイン拡散領域、 ８はオフセット低濃度領域、 ９はドレイン下部電極、 ｌＯは絶縁膜 を示す。 （（Ｗ）オフ状態 （ｂ）オン状旭 杢発明の原理説明用預式図 （α）回 路 図 （ｂ）側断面図 ／１５宏明の一実施例の模式図
Claims (1)
- 【特許請求の範囲】 半導体基板と、 該半導体基板上に設けられた下地絶縁膜と、該下地絶縁
膜上に設けられた半導体層と、 該半導体層に相離間して形成されたソース拡散領域及び
ドレイン拡散領域と、 該ソース拡散領域と該ドレイン拡散領域の離間部に、該
ドレイン拡散領域に接し、且つ該ソース拡散領域から離
間して形成されたオフセット領域と、 該半導体層上に形成されたゲート絶縁膜と、該ソース拡
散領域と該オフセット領域との離間部上の該ゲート絶縁
膜上に設けられたゲート電極と、 該ドレイン拡散領域とオフセット領域の直下部に選択的
に、絶縁膜を介し隣接して設けられたドレイン下部電極
とを有し、 該ドレイン下部電極がインバータを介して該ゲート電極
に電気的に接続されていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31672389A JPH03178170A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31672389A JPH03178170A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03178170A true JPH03178170A (ja) | 1991-08-02 |
Family
ID=18080188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31672389A Pending JPH03178170A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03178170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191408B1 (en) | 1998-04-15 | 2001-02-20 | Honda Giken Koygo Kabushiki Kaisha | Photosensor signal processing apparatus |
| US6774440B1 (en) | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
-
1989
- 1989-12-06 JP JP31672389A patent/JPH03178170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774440B1 (en) | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
| US6191408B1 (en) | 1998-04-15 | 2001-02-20 | Honda Giken Koygo Kabushiki Kaisha | Photosensor signal processing apparatus |
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