JPH0317888A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0317888A JPH0317888A JP1151908A JP15190889A JPH0317888A JP H0317888 A JPH0317888 A JP H0317888A JP 1151908 A JP1151908 A JP 1151908A JP 15190889 A JP15190889 A JP 15190889A JP H0317888 A JPH0317888 A JP H0317888A
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- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 210000000352 storage cell Anatomy 0.000 abstract description 16
- 230000010354 integration Effects 0.000 abstract description 6
- 210000004027 cell Anatomy 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100165885 Penicillium decumbens calC gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１トランジスタ，ｌキャパシタにより構成され
た単位記憶セルに３値の情報を記憶するこ−ζが可能な
記憶装置に関するものである。
た単位記憶セルに３値の情報を記憶するこ−ζが可能な
記憶装置に関するものである。
従来の技術
１トランジスタ，１キャパシタにより単位記憶セルを構
成した記憶装置、いわゆるダイナミック型記憶装置は、
単位記憶セルの構造が簡単で素子数が少なく高集積化に
適しており、微細加工技術の進展により、メガビットク
ラスのものが実現されている。
成した記憶装置、いわゆるダイナミック型記憶装置は、
単位記憶セルの構造が簡単で素子数が少なく高集積化に
適しており、微細加工技術の進展により、メガビットク
ラスのものが実現されている。
以下に従来の記憶装置について説明する。第４図は従来
の記憶装置の記憶セルとその周辺の制御回路、第５図は
従来の記憶装置の読み出し時の制御信号のタイミング図
を示したものである。以下第４図のように構成された記
憶装置についてその動作を説明する。まず待機時には制
御信号ΦＩが低レベルになりトランジスタＱ＋ ，Ｑ２
．Ｑ３がオン状態になり、ビット線ＢＬ，ＢＬともビ
ット線プリチャージ電位ＶＢｐ （ ＝ １／２Ｖｃｃ
）に充電される。動作時には制御信号Φ１が高レベルに
なりトランジスタＱ＋ ，Ｑ２ ，Ｑ３はオフ状態にな
りワードｌ＄ＷＬが選択されてトランジスタＱ４がオン
状態になり、ビット線ＢＬと記憶セルキャパシタＣＯが
接続される。このとき、記憶情報蓄積部であるキャパシ
タ部には記憶情報“１”の場合には電源電位に相当する
電荷が、記憶情報“Ｏ”の場合には接地電位に相当する
電荷が蓄積されている。記憶セルキャパシタの対向電極
電位ＶＣＰを１／２Ｖｃｃ、記憶セル容量をＣｓとする
と、蓄積電荷量は記憶情報“１”の場合１／２ＶｃｃＣ
ｓ、“Ｏ”の場合−１／２ＶｃｃＣｓとなり、この電荷
がビット線容量をＣＢとすればｃａ ｌ Ｃｓの容量分
割で移動し、ビット線ＢＬの電位に微小変位をもたらす
。一方、比較基準電位側のビット線ＢＬの電位は１ ／
２ Ｖｃｃのままで変化しない。次に感知増幅器ＳＡ
を制御信号Φ２，Φ３により起動しビット線ＢＬ．ＢＬ
間の微小電位差を増幅した後、制御信号Φ１０を高レベ
ルにして記憶情報がＩ／Ｏ線上に読み出される。
の記憶装置の記憶セルとその周辺の制御回路、第５図は
従来の記憶装置の読み出し時の制御信号のタイミング図
を示したものである。以下第４図のように構成された記
憶装置についてその動作を説明する。まず待機時には制
御信号ΦＩが低レベルになりトランジスタＱ＋ ，Ｑ２
．Ｑ３がオン状態になり、ビット線ＢＬ，ＢＬともビ
ット線プリチャージ電位ＶＢｐ （ ＝ １／２Ｖｃｃ
）に充電される。動作時には制御信号Φ１が高レベルに
なりトランジスタＱ＋ ，Ｑ２ ，Ｑ３はオフ状態にな
りワードｌ＄ＷＬが選択されてトランジスタＱ４がオン
状態になり、ビット線ＢＬと記憶セルキャパシタＣＯが
接続される。このとき、記憶情報蓄積部であるキャパシ
タ部には記憶情報“１”の場合には電源電位に相当する
電荷が、記憶情報“Ｏ”の場合には接地電位に相当する
電荷が蓄積されている。記憶セルキャパシタの対向電極
電位ＶＣＰを１／２Ｖｃｃ、記憶セル容量をＣｓとする
と、蓄積電荷量は記憶情報“１”の場合１／２ＶｃｃＣ
ｓ、“Ｏ”の場合−１／２ＶｃｃＣｓとなり、この電荷
がビット線容量をＣＢとすればｃａ ｌ Ｃｓの容量分
割で移動し、ビット線ＢＬの電位に微小変位をもたらす
。一方、比較基準電位側のビット線ＢＬの電位は１ ／
２ Ｖｃｃのままで変化しない。次に感知増幅器ＳＡ
を制御信号Φ２，Φ３により起動しビット線ＢＬ．ＢＬ
間の微小電位差を増幅した後、制御信号Φ１０を高レベ
ルにして記憶情報がＩ／Ｏ線上に読み出される。
発明が解決しようとする課題
しかしながら上記従来の構成では、単位記憶セルキャパ
シタ部へ蓄積される記憶情報は“１”または“Ｏ”の２
値であり、１ビットの情報量しか記憶することができず
更なる高集積，大容量化を実現するには効率的でないと
いう問題点を有していた。
シタ部へ蓄積される記憶情報は“１”または“Ｏ”の２
値であり、１ビットの情報量しか記憶することができず
更なる高集積，大容量化を実現するには効率的でないと
いう問題点を有していた。
課題を解決するための手段
この目的を達成するために本発明の記憶装置は単位記憶
セルキャパシタ部に記憶情報として“１”情報である電
源電位、“Ｏ”情報である接地電位とは興なる第三の電
位に相当する電荷量を蓄積し、本記憶情報を上記“１”
，“０”の記憶情報と区別するための制御装置を備えた
構戒とするものである。
セルキャパシタ部に記憶情報として“１”情報である電
源電位、“Ｏ”情報である接地電位とは興なる第三の電
位に相当する電荷量を蓄積し、本記憶情報を上記“１”
，“０”の記憶情報と区別するための制御装置を備えた
構戒とするものである。
作用
この構成により、単位記憶セルに３値の記憶情報を蓄積
することが可能となり、記憶装置の高集積，大容量化を
効率的に実現することができる。
することが可能となり、記憶装置の高集積，大容量化を
効率的に実現することができる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。第１図は本発明の実施例における記憶装置の記憶
セルとその周辺制御回路図、第２図は本発明の実施例に
おける記憶装置の読み出し時の制御信号のタイミング図
、第３図は本発明の実施例における記憶装置の再書き込
み動作制御回路図を示したものである。ＶＢＰはビット
線プリチャージ電位、ＶＣＰは記憶セルキャパシタ対向
電極電位、ＷＬはワード線、ＢＬ．ＢＬはビット線対、
Ｃｏは記憶セルキャパシタ、ＳＡ＋ ＋ ＳＡ２は感
較基準電位を発生するためのスイッチングトランジスタ
を制御するためのダミーワード線、ＣＩ，Ｃ２は比較基
準電位を発生するためのキャパシタ、Ｉ／Ｏ，Ｉ／Ｏは
データ線、Φ１はビット線プリチャージを行うための制
御信号、Φ２，Φ３，Φ６，Φ７は感知増幅器を起動す
るための制御信号、Φ４，Φ８は比較基準電位を発生す
るためのキャパシタ蓄積電荷を待機時に初期化するため
の制御信号、Φ５，Φ９は時分割感知増幅を行うための
転送ゲートをコントロールする制御信号、ΦＩＯ＋Φ１
！は感知増幅出力とデータ線とを接続するための制御信
号、Ｑ＋ ，Ｑ２ ．Ｑ３はＰチャネルＭＯＳトランジ
ス夕、Ｑ４・Ｑｓ， Ｑｓ ， Ｑ７・Ｑ８・Ｑ９ ，
Ｑ＋ｏ・ＱｌｌＩ Ｑ＋２． Ｑ＋３， ＱＩ４．
Ｑ＋ｓ，Ｑ＋ｅはＮチャネルＭＯＳトランジスタ、ＶＣ
Ｃは電源電位、ＶＳＳは接地電位、ｌはΦ１発生回路、
２はΦ５発生回路である。
する。第１図は本発明の実施例における記憶装置の記憶
セルとその周辺制御回路図、第２図は本発明の実施例に
おける記憶装置の読み出し時の制御信号のタイミング図
、第３図は本発明の実施例における記憶装置の再書き込
み動作制御回路図を示したものである。ＶＢＰはビット
線プリチャージ電位、ＶＣＰは記憶セルキャパシタ対向
電極電位、ＷＬはワード線、ＢＬ．ＢＬはビット線対、
Ｃｏは記憶セルキャパシタ、ＳＡ＋ ＋ ＳＡ２は感
較基準電位を発生するためのスイッチングトランジスタ
を制御するためのダミーワード線、ＣＩ，Ｃ２は比較基
準電位を発生するためのキャパシタ、Ｉ／Ｏ，Ｉ／Ｏは
データ線、Φ１はビット線プリチャージを行うための制
御信号、Φ２，Φ３，Φ６，Φ７は感知増幅器を起動す
るための制御信号、Φ４，Φ８は比較基準電位を発生す
るためのキャパシタ蓄積電荷を待機時に初期化するため
の制御信号、Φ５，Φ９は時分割感知増幅を行うための
転送ゲートをコントロールする制御信号、ΦＩＯ＋Φ１
！は感知増幅出力とデータ線とを接続するための制御信
号、Ｑ＋ ，Ｑ２ ．Ｑ３はＰチャネルＭＯＳトランジ
ス夕、Ｑ４・Ｑｓ， Ｑｓ ， Ｑ７・Ｑ８・Ｑ９ ，
Ｑ＋ｏ・ＱｌｌＩ Ｑ＋２． Ｑ＋３， ＱＩ４．
Ｑ＋ｓ，Ｑ＋ｅはＮチャネルＭＯＳトランジスタ、ＶＣ
Ｃは電源電位、ＶＳＳは接地電位、ｌはΦ１発生回路、
２はΦ５発生回路である。
つぎに本実施例の記憶装置についてその動作を説明する
。まず待機時には制御信号Φ１が低レベルになりトラン
ジスタＱ＋ ．Ｑ２ ，Ｑ３がオン状態になり、ビッ
ト線ＢＬ，ＢＬともビット線プリチャージ電位Ｖａｐ
（＝ １／２Ｖｃｃ）に充電され、また制御信号Φ５，
Φ９は高レベルになりトランジスタＱ９ ． Ｑ＋ａ，
Ｑｌ１． Ｑｌ２がオンし感知増幅器の出力Ｎ＋ ．
Ｎ＋ ，Ｎ２ ，Ｎ２ も初期状態１／２ＶＣＣとなる
。一方制御信号Φ４，Φ８は高レベルになりトランジス
タＱｓ ．Ｑ７がオンしキャパシタＣ，は接地電位に相
当する電荷が、キャパシタＣ２には電源電位に相当する
電荷が蓄積されている。動作時には制御信号Φｉが高レ
ベルになりトランジスタＱ＋ ，Ｑ２ ．Ｑ３はオフ状
態になり、その後ワード線ＷＬが選択されてトランジス
タＱ４がオン状態になり、ビット線ＢＬと記憶セルキャ
パシタＣｏが接続される。このとき、記憶情報蓄積部で
あるキャパシタ部には記憶情報“１”の場合には電源電
位に相当する電荷が、記憶情報“Ｏ”の場合には接地電
位に相当する電荷が、記憶情報“１”，“０”とは異な
る場合（記憶情報“１／２”と称することにする）には
電源電位の半分１／２Ｖｃｃに相当する電荷が蓄積され
ている。
。まず待機時には制御信号Φ１が低レベルになりトラン
ジスタＱ＋ ．Ｑ２ ，Ｑ３がオン状態になり、ビッ
ト線ＢＬ，ＢＬともビット線プリチャージ電位Ｖａｐ
（＝ １／２Ｖｃｃ）に充電され、また制御信号Φ５，
Φ９は高レベルになりトランジスタＱ９ ． Ｑ＋ａ，
Ｑｌ１． Ｑｌ２がオンし感知増幅器の出力Ｎ＋ ．
Ｎ＋ ，Ｎ２ ，Ｎ２ も初期状態１／２ＶＣＣとなる
。一方制御信号Φ４，Φ８は高レベルになりトランジス
タＱｓ ．Ｑ７がオンしキャパシタＣ，は接地電位に相
当する電荷が、キャパシタＣ２には電源電位に相当する
電荷が蓄積されている。動作時には制御信号Φｉが高レ
ベルになりトランジスタＱ＋ ，Ｑ２ ．Ｑ３はオフ状
態になり、その後ワード線ＷＬが選択されてトランジス
タＱ４がオン状態になり、ビット線ＢＬと記憶セルキャ
パシタＣｏが接続される。このとき、記憶情報蓄積部で
あるキャパシタ部には記憶情報“１”の場合には電源電
位に相当する電荷が、記憶情報“Ｏ”の場合には接地電
位に相当する電荷が、記憶情報“１”，“０”とは異な
る場合（記憶情報“１／２”と称することにする）には
電源電位の半分１／２Ｖｃｃに相当する電荷が蓄積され
ている。
記憶セルキャパシタの対向電極電位ｖｃｐを１／２１／
２Ｖｃｃ，記憶セル容量をＣｓとすると、蓄積電荷量は
記憶情報“１”の場合１／２ＶｃｃＣｓ“０”の場合−
１／２ＶｃｃＣｓ “１／２”の場合Ｏとなり、こ
の電荷がビット線容量をＣＢとすれば、ＣＢ ． ｃｓ
の容量分割で移動し、ビット線ＢＬの電位は“１”の場
合１／２Ｖｃｃ＋Ｃｓ Ｖｃｃ／２ （Ｃｏ ＋ｃｓ
）、“Ｏ”の場合１／２Ｖｃｃ−ＣＳ ＶＣＣ／２ （
Ｃｎ＋Ｃｓ）と変化し、“１／２”の場合には１／２Ｖ
ｃｃのままで変化しない。一方、ワード＊ＷＬが選択さ
れるのと同時にダミーワード線Ｄ Ｗ Ｌ ＋が選択さ
れ比較基準電位側のビットＩＢＬの電位は、キャパシタ
Ｃ！の容量を１／２Ｃｓとすると−１／４ＶｃｃＣｓの
蓄積電荷がＣＯとの容量分割で移動し、１／２Ｖｃｃ−
Ｃｓ Ｖｃｃ／４ （Ｃｓ ＋Ｃｓ ）になる。つぎに
制御信号Φ６を低レベルにしてビット線と感知増幅器Ｓ
Ａ＋ を切り離した後、制御信号Φ２，Φ３によりＳＡ
＋ を起動し微小電位差を増幅することにより，記憶情
報“１”２ “１／２”は電源電位Ｖｃｃとして、記憶
情報“０”は接地電位としてＮ１に出力される。つぎに
ダミーワード＆ｉｌ Ｄ Ｗ Ｌ ２が選択され比較基
準電位側のビット線ＢＬの電位は、キャパシタＣ２の容
量をＣｓとすれば１／２ＶｃｃＣｓの蓄積電荷がＣＢと
の容量分割で移動し、ｌ／２Ｖｃｃ＋Ｃｓ ＶＣＣ／４
（ＣＢ ＋ＣＳ ）になる。この後、制御信号Φ９を
低レベルにしてビット線と感知増幅器ＳＡ２を切り離し
た後、制御信号Φ６．Φ７によりＳＡ２を起動し微小電
位差を増幅することによ、記憶情報“１”は電源電位Ｖ
ＣＣとして、記憶情報“０”，“１／２”は接地電位と
してＮ２に出力される。記憶情報のＩ／Ｏ線上への読み
出しは制御信号Φ１０，Φ■を順次高レベルにすること
により実現される。記憶情報の再書き込みは動作はワー
ド線が低レベルになる前に、ＳＡ＋とＳＡ２の出力Ｎｌ
，Ｎ２を比較して排他的論理和をとり、その結果が“１
”の時（紀憶情報が“１”あるいは“Ｏ”の時）は制御
信号Φ５を高レベルにすることにより、また“Ｏ”の時
（紀憶情報が“１／２”の時）は制御信号Φ１を低レベ
ルにすることにより実現される。
２Ｖｃｃ，記憶セル容量をＣｓとすると、蓄積電荷量は
記憶情報“１”の場合１／２ＶｃｃＣｓ“０”の場合−
１／２ＶｃｃＣｓ “１／２”の場合Ｏとなり、こ
の電荷がビット線容量をＣＢとすれば、ＣＢ ． ｃｓ
の容量分割で移動し、ビット線ＢＬの電位は“１”の場
合１／２Ｖｃｃ＋Ｃｓ Ｖｃｃ／２ （Ｃｏ ＋ｃｓ
）、“Ｏ”の場合１／２Ｖｃｃ−ＣＳ ＶＣＣ／２ （
Ｃｎ＋Ｃｓ）と変化し、“１／２”の場合には１／２Ｖ
ｃｃのままで変化しない。一方、ワード＊ＷＬが選択さ
れるのと同時にダミーワード線Ｄ Ｗ Ｌ ＋が選択さ
れ比較基準電位側のビットＩＢＬの電位は、キャパシタ
Ｃ！の容量を１／２Ｃｓとすると−１／４ＶｃｃＣｓの
蓄積電荷がＣＯとの容量分割で移動し、１／２Ｖｃｃ−
Ｃｓ Ｖｃｃ／４ （Ｃｓ ＋Ｃｓ ）になる。つぎに
制御信号Φ６を低レベルにしてビット線と感知増幅器Ｓ
Ａ＋ を切り離した後、制御信号Φ２，Φ３によりＳＡ
＋ を起動し微小電位差を増幅することにより，記憶情
報“１”２ “１／２”は電源電位Ｖｃｃとして、記憶
情報“０”は接地電位としてＮ１に出力される。つぎに
ダミーワード＆ｉｌ Ｄ Ｗ Ｌ ２が選択され比較基
準電位側のビット線ＢＬの電位は、キャパシタＣ２の容
量をＣｓとすれば１／２ＶｃｃＣｓの蓄積電荷がＣＢと
の容量分割で移動し、ｌ／２Ｖｃｃ＋Ｃｓ ＶＣＣ／４
（ＣＢ ＋ＣＳ ）になる。この後、制御信号Φ９を
低レベルにしてビット線と感知増幅器ＳＡ２を切り離し
た後、制御信号Φ６．Φ７によりＳＡ２を起動し微小電
位差を増幅することによ、記憶情報“１”は電源電位Ｖ
ＣＣとして、記憶情報“０”，“１／２”は接地電位と
してＮ２に出力される。記憶情報のＩ／Ｏ線上への読み
出しは制御信号Φ１０，Φ■を順次高レベルにすること
により実現される。記憶情報の再書き込みは動作はワー
ド線が低レベルになる前に、ＳＡ＋とＳＡ２の出力Ｎｌ
，Ｎ２を比較して排他的論理和をとり、その結果が“１
”の時（紀憶情報が“１”あるいは“Ｏ”の時）は制御
信号Φ５を高レベルにすることにより、また“Ｏ”の時
（紀憶情報が“１／２”の時）は制御信号Φ１を低レベ
ルにすることにより実現される。
発明の効果
以上のように本発明によれば記憶セルキャパシタ部に記
憶情報として“１”情報である電源電位、または“Ｏ”
情報である接地電位とは異なる第三の電位に相当する電
荷量を蓄積し、本記憶情報を上記“１”，“Ｏ”の記憶
情報と区別するための制御装置を備えた構成とすること
により単位記憶セルに３値の記憶情報を蓄積することが
可能となり、高集積，大容量化を効率的に実現できる記
憶装置が得られる。
憶情報として“１”情報である電源電位、または“Ｏ”
情報である接地電位とは異なる第三の電位に相当する電
荷量を蓄積し、本記憶情報を上記“１”，“Ｏ”の記憶
情報と区別するための制御装置を備えた構成とすること
により単位記憶セルに３値の記憶情報を蓄積することが
可能となり、高集積，大容量化を効率的に実現できる記
憶装置が得られる。
第１図は本発明の実施例における記憶装置の記憶セルと
その周辺制御回路図、第２図は本発明の実施例における
記憶装置の読み出し時の制御信号のタイミング図、第３
図は本発明の実施例における記憶装置の再書き込み動作
制御回路図、第４図信号のダイミング図である。 ｖｓｐ・・・・・・ビット線プリチャージ電位、ＶＣＰ
・・・・・・記憶セルキャパシタ対向電極電位、ＷＬ・
・・・・・ワード線、ＢＬ，ＢＬ・・・・・・ビット線
対、Ｃｏ ・・・・・・記憶セルキャパシタ、ＳＡＩ，
ＳＡ２・・・・・・感知増幅器、号、Φ５，Φ９・・・
・・・時分割感知増幅を行うための転送ゲートをコント
ロールする制御信号、Φ１０，ΦＩ１・・・・・・感知
増幅出力とデータ線とを接続するための制御信号、Ｑ＋
，Ｑ２ ，Ｑ３・・・・・・ＰチャネルＭ Ｏ Ｓ
トランジスタ、Ｑ４． Ｑｓ． Ｑ６１ Ｑ７１ Ｑ８
，Ｑｓ ， Ｑ＋ｏ． Ｑｌｌ， Ｑｌ２， Ｑｌ３Ｉ
Ｑ＋４． Ｑ＋５．Ｑ＋ｅ・・・・・・ＮチャネルＭ
ＯＳ トランジスタ、ＶＣＣ・・・・・・・・・電源電
位、ＶＳＳ・・・・・・接地電位、ｌ・・・・・・ΦＩ
発生回路、２・・・・・・Φ５発生回路。
その周辺制御回路図、第２図は本発明の実施例における
記憶装置の読み出し時の制御信号のタイミング図、第３
図は本発明の実施例における記憶装置の再書き込み動作
制御回路図、第４図信号のダイミング図である。 ｖｓｐ・・・・・・ビット線プリチャージ電位、ＶＣＰ
・・・・・・記憶セルキャパシタ対向電極電位、ＷＬ・
・・・・・ワード線、ＢＬ，ＢＬ・・・・・・ビット線
対、Ｃｏ ・・・・・・記憶セルキャパシタ、ＳＡＩ，
ＳＡ２・・・・・・感知増幅器、号、Φ５，Φ９・・・
・・・時分割感知増幅を行うための転送ゲートをコント
ロールする制御信号、Φ１０，ΦＩ１・・・・・・感知
増幅出力とデータ線とを接続するための制御信号、Ｑ＋
，Ｑ２ ，Ｑ３・・・・・・ＰチャネルＭ Ｏ Ｓ
トランジスタ、Ｑ４． Ｑｓ． Ｑ６１ Ｑ７１ Ｑ８
，Ｑｓ ， Ｑ＋ｏ． Ｑｌｌ， Ｑｌ２， Ｑｌ３Ｉ
Ｑ＋４． Ｑ＋５．Ｑ＋ｅ・・・・・・ＮチャネルＭ
ＯＳ トランジスタ、ＶＣＣ・・・・・・・・・電源電
位、ＶＳＳ・・・・・・接地電位、ｌ・・・・・・ΦＩ
発生回路、２・・・・・・Φ５発生回路。
Claims (4)
- （１）ワード選択スイッチングＭＯＳトランジスタの一
端をキャパシタ部に他端をビット線に接続して単位記憶
セルを構成し、キャパシタ部に記憶情報として“１”情
報である電源電位、または“０”情報である接地電位と
は異なる第三の電位に相当する電荷量を蓄積し、本記憶
情報を上記“１”、“０”の記憶情報と区別するための
制御装置を備えたことを特徴とする記憶装置。 - （２）制御装置は、各ビット線毎に比較基準電位を発生
するため、スイッチングＭＯＳトランジスタの一端をキ
ャパシタ部に他端をビット線に接続した制御回路を２組
搭載し、２個のキャパシタ部の他端はそれぞれ電源電位
、接地電位としキャパシタ部容量値は一方を上記単位記
憶セルと同一に他方を上記単位記憶セルの１／２に設定
する構成としたことを特徴とする特許請求の範囲第１項
記載の記憶装置。 - （３）制御装置は、上記２組の比較基準電位発生制御回
路を時分割動作させて発生したビット線対間の微小電位
差を各ビット線対毎に転送ゲートを介した２組の感知増
幅器により増幅し、本出力状態により３値記憶情報を識
別する構成としたことを特徴とする特許請求の範囲第１
項記載の記憶装置。 - （４）読み出し動作に伴う再書き込み動作時に、上記２
組の感知増幅器にラッチされた電位情報により感知増幅
器、ビット線対間に設けた転送ゲートおよびビット線プ
リチャージ開始タイミングを制御する構成としたことを
特徴とする特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151908A JPH0317888A (ja) | 1989-06-14 | 1989-06-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151908A JPH0317888A (ja) | 1989-06-14 | 1989-06-14 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0317888A true JPH0317888A (ja) | 1991-01-25 |
Family
ID=15528823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151908A Pending JPH0317888A (ja) | 1989-06-14 | 1989-06-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0317888A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239994A (ja) * | 1984-05-15 | 1985-11-28 | Seiko Epson Corp | 多値ダイナミツクランダムアクセスメモリ |
| JPS62192999A (ja) * | 1986-02-18 | 1987-08-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重レベル記憶装置のセンス回路 |
| JPS63195897A (ja) * | 1987-02-06 | 1988-08-12 | Mitsubishi Electric Corp | 多値記憶ダイナミツクｒａｍ装置 |
-
1989
- 1989-06-14 JP JP1151908A patent/JPH0317888A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239994A (ja) * | 1984-05-15 | 1985-11-28 | Seiko Epson Corp | 多値ダイナミツクランダムアクセスメモリ |
| JPS62192999A (ja) * | 1986-02-18 | 1987-08-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重レベル記憶装置のセンス回路 |
| JPS63195897A (ja) * | 1987-02-06 | 1988-08-12 | Mitsubishi Electric Corp | 多値記憶ダイナミツクｒａｍ装置 |
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