JPS63195897A - 多値記憶ダイナミツクｒａｍ装置 - Google Patents
多値記憶ダイナミツクｒａｍ装置Info
- Publication number
- JPS63195897A JPS63195897A JP62026997A JP2699787A JPS63195897A JP S63195897 A JPS63195897 A JP S63195897A JP 62026997 A JP62026997 A JP 62026997A JP 2699787 A JP2699787 A JP 2699787A JP S63195897 A JPS63195897 A JP S63195897A
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- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- dynamic ram
- sub
- ram device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多値記憶メモリ回路の改良に関するもので
ある。
ある。
第５図は例えばＩ 、Ｓ Ｓ ＣＣ８５講演番号ＦＡＭ
１７．５に示されたダイナミックＲＡＭと同じメモリセ
ルを用いた多値記憶メモリ回路の基本構成図であり、１
はロウデコーダ、２，２′はビット線。
１７．５に示されたダイナミックＲＡＭと同じメモリセ
ルを用いた多値記憶メモリ回路の基本構成図であり、１
はロウデコーダ、２，２′はビット線。
ビット線、３はメモリセル、４はダミーセル、５はライ
トゲート、６はチャージトランスファープリアンプ、７
はセンスアンプ、８は階段波電圧発生回路、９はコント
ロールレジスタ、１０はコラムレジスタ、１１はコラム
Ｉ１０線、・１２はエンコーダ回路、１３はコラムデコ
ーダ、１４はデータイン用デコーダ、１５はワード線、
１６はダミーワード線である。
トゲート、６はチャージトランスファープリアンプ、７
はセンスアンプ、８は階段波電圧発生回路、９はコント
ロールレジスタ、１０はコラムレジスタ、１１はコラム
Ｉ１０線、・１２はエンコーダ回路、１３はコラムデコ
ーダ、１４はデータイン用デコーダ、１５はワード線、
１６はダミーワード線である。
次に動作について説明する。メモリセル３によるメモリ
アレイは一般のダイナミックＲＡＭと全く同じであり、
ダミーセル４を用いた差動センス方式をとっている。通
常のＤＲＡＭと異なる点は、ワード線１５およびダミー
ワード線１６に階段波発生回路８で発生させた階段波電
圧Φ、を印加する点及びΦＸに同期した制御パルスの情
報（Φ８の電圧値に対応させた情報）をコントロールす
るコントロールレジスタ９及びその情報を蓄えるコラム
レジスタ１０とエンコーダ１２を各データ線毎に備えて
いる点である。またチャージトランスファープリアンプ
６は多値記憶を行うと信号電圧が１／（Ｍ−１）（Ｍは
レベル数）になるようにする為のバイアス電荷注入法に
よる電荷転送型の前置増巾器であり、これにより容量の
大きいノード（データ線Ｄ）から容量の小さいノード（
センスアンプ７の入力端）へ電荷を転送する事により電
圧を増巾するものである。チャージトランスファープリ
アンプ６及びセンスアンプ７は階段波Φ８が１段上昇す
る毎にメモリセルからデータ線への電荷の流出の有無を
判定し、結果をコラムレジスタ１０に入れる。再書き込
み時はコラムレジスタ１０の情報でライトゲート５が開
くタイミングを制御する。
アレイは一般のダイナミックＲＡＭと全く同じであり、
ダミーセル４を用いた差動センス方式をとっている。通
常のＤＲＡＭと異なる点は、ワード線１５およびダミー
ワード線１６に階段波発生回路８で発生させた階段波電
圧Φ、を印加する点及びΦＸに同期した制御パルスの情
報（Φ８の電圧値に対応させた情報）をコントロールす
るコントロールレジスタ９及びその情報を蓄えるコラム
レジスタ１０とエンコーダ１２を各データ線毎に備えて
いる点である。またチャージトランスファープリアンプ
６は多値記憶を行うと信号電圧が１／（Ｍ−１）（Ｍは
レベル数）になるようにする為のバイアス電荷注入法に
よる電荷転送型の前置増巾器であり、これにより容量の
大きいノード（データ線Ｄ）から容量の小さいノード（
センスアンプ７の入力端）へ電荷を転送する事により電
圧を増巾するものである。チャージトランスファープリ
アンプ６及びセンスアンプ７は階段波Φ８が１段上昇す
る毎にメモリセルからデータ線への電荷の流出の有無を
判定し、結果をコラムレジスタ１０に入れる。再書き込
み時はコラムレジスタ１０の情報でライトゲート５が開
くタイミングを制御する。
第６図は２ビツト／セル（ｎ−２）の場合の読み出しと
、その際のデータ線りの電圧波形を示す図であり、第７
図は第６図に対応する各時間（ａ）〜（ｄｉにおけるメ
モリセルのポテンシャルを示す図である。
、その際のデータ線りの電圧波形を示す図であり、第７
図は第６図に対応する各時間（ａ）〜（ｄｉにおけるメ
モリセルのポテンシャルを示す図である。
情報の読み出し時には上昇階段波を印加する。
記憶情報として（０，１）すなわち２番目に低い電圧が
蓄積されている場合を考えると、時刻Ｃにおいてはじめ
てメモリセル３からデータ線りへの電荷の流出が生じ、
データ線電位■ゎが低下する。
蓄積されている場合を考えると、時刻Ｃにおいてはじめ
てメモリセル３からデータ線りへの電荷の流出が生じ、
データ線電位■ゎが低下する。
センスアンプ７でこの変化を検出し、コラムレジスタ１
０を起動してデジタル情報（０，１）を一時記憶する。
０を起動してデジタル情報（０，１）を一時記憶する。
第８図は同じ＜ （０，１）の場合の書きこみとその
際のデータ線りの電圧波形を示したもので、第９図は第
８図に対応する各時間（ｅ）〜（ｈ）におけるメモリセ
ルのポテンシャル図を示したものである。
際のデータ線りの電圧波形を示したもので、第９図は第
８図に対応する各時間（ｅ）〜（ｈ）におけるメモリセ
ルのポテンシャル図を示したものである。
書き込み時には下降階段波を印加すると共に、コントロ
ールレジスタ９の情報とコラムレジスタ１０の内容を比
較し一致したところでライトゲート５を導通させ、メモ
リセル分割ビット線対の電荷をデータ線側に引き抜く。
ールレジスタ９の情報とコラムレジスタ１０の内容を比
較し一致したところでライトゲート５を導通させ、メモ
リセル分割ビット線対の電荷をデータ線側に引き抜く。
これらにより（ｉ皆段波の各ステップ電圧値）−（メモ
リセルのしきい値電圧）の各電圧の蓄積が可能となる。
リセルのしきい値電圧）の各電圧の蓄積が可能となる。
従来の多値記憶ダイナミックＲＡＭ装置は以上の様に構
成されており、破壊読み出しである為、再書き込みにｎ
回しジスタを読み出してレジスタの内容に応じてｎ値の
階段波の各レベルをメモリセルに書き込んでいくという
動作が必要であり、読み出し動作のサイクル時間が長い
という問題点があった。
成されており、破壊読み出しである為、再書き込みにｎ
回しジスタを読み出してレジスタの内容に応じてｎ値の
階段波の各レベルをメモリセルに書き込んでいくという
動作が必要であり、読み出し動作のサイクル時間が長い
という問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、再書きこみ時間を短縮することによって、読み
出し動作のサイクル時間を短縮でき、また、階段波を使
用する事なくｎ値しベル記憶が実現できる多値記憶ダイ
ナミックＲＡＭ装置を得ることを目的とする。
もので、再書きこみ時間を短縮することによって、読み
出し動作のサイクル時間を短縮でき、また、階段波を使
用する事なくｎ値しベル記憶が実現できる多値記憶ダイ
ナミックＲＡＭ装置を得ることを目的とする。
この発明に係る多値記憶ダイナミックＲＡＭ装置は、メ
モリセルの内容を読み出したビット線の電位を（ｎ−１
）個の基準電位の各々と順次比較する比較手段と、該各
々の比較結果を格納する（ｎ−１）ビットのレジスタと
、メモリセルへの書き込み時上記レジスタの内容に従っ
てそれぞれに電荷の注入が行われるビット線が分割され
てなる（ｎ−１）個のサブビット線と、該サブビット線
を１つにつないで所望の電圧レベルを上記ビット線上に
実現するためのスイッチング手段とを備えたものである
。
モリセルの内容を読み出したビット線の電位を（ｎ−１
）個の基準電位の各々と順次比較する比較手段と、該各
々の比較結果を格納する（ｎ−１）ビットのレジスタと
、メモリセルへの書き込み時上記レジスタの内容に従っ
てそれぞれに電荷の注入が行われるビット線が分割され
てなる（ｎ−１）個のサブビット線と、該サブビット線
を１つにつないで所望の電圧レベルを上記ビット線上に
実現するためのスイッチング手段とを備えたものである
。
この発明における多値記憶ダイナミックＲＡＭ装置は、
メモリセルの内容を読み出したビット線の電位を（ｎ−
１）個の基準電位の各々と順次比較する比較手段と、該
各々の比較結果を格納する（ｎ−１）ビットのレジスタ
と、メモリセルへの書き込み時上記レジスタの内容に従
ってそれぞれに電荷の注入が行われるビット線が分割さ
れてなる（ｎ−１）個のサブビット線と、該サブビット
線を１つにつないで所望の電圧レベルを上記ビット線上
に実現するためのスイッチング手段とを備え、データの
再書き込み時に書き込むデータを（ｎ−１）に分割され
たサブビット線を混合する事によって、一度に書き込む
レベルを発生させて、これをメモリセルに書き込むよう
に構成したので、再書き込みに必要な時間を短縮でき、
読み出し動作のサイクル時間を短縮できる。
メモリセルの内容を読み出したビット線の電位を（ｎ−
１）個の基準電位の各々と順次比較する比較手段と、該
各々の比較結果を格納する（ｎ−１）ビットのレジスタ
と、メモリセルへの書き込み時上記レジスタの内容に従
ってそれぞれに電荷の注入が行われるビット線が分割さ
れてなる（ｎ−１）個のサブビット線と、該サブビット
線を１つにつないで所望の電圧レベルを上記ビット線上
に実現するためのスイッチング手段とを備え、データの
再書き込み時に書き込むデータを（ｎ−１）に分割され
たサブビット線を混合する事によって、一度に書き込む
レベルを発生させて、これをメモリセルに書き込むよう
に構成したので、再書き込みに必要な時間を短縮でき、
読み出し動作のサイクル時間を短縮できる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による多値記憶ダイナミックＲＡ
Ｍ装置のメモリセルアレイのブロック構成図であり、図
において７６はメモリアレイ部、７７は多値データ読み
出し増中部、７８はデータレジスタを中心としたデータ
ストア及び入出力制御部、７９はコラムデコーダである
。３７゜３８．３９はサブビット線へのレジスタデータ
転送ラインである。
図は本発明の一実施例による多値記憶ダイナミックＲＡ
Ｍ装置のメモリセルアレイのブロック構成図であり、図
において７６はメモリアレイ部、７７は多値データ読み
出し増中部、７８はデータレジスタを中心としたデータ
ストア及び入出力制御部、７９はコラムデコーダである
。３７゜３８．３９はサブビット線へのレジスタデータ
転送ラインである。
また第２図はメモリアレイ部７６の詳細な回路図、第３
図は多値データ読み出し増巾器７７の詳細な回路図、第
４図はデータストア・入出力制御部７８の詳細な回路図
であり、これらの図において１７．１Ｂ、２３，２４，
２９．３０はメモリセル。８０，８１．８２は書き込み
用のダミーセル、Ｃ，、、Ｃ，！、Ｃ，，，Ｃ，，，Ｃ
，□、Ｃ２３は読み出し比較用ダミーセル、５４．５５
は電荷転送型プリアンプ、５６は差動増巾器、６６．７
０．７４はレジスタである。
図は多値データ読み出し増巾器７７の詳細な回路図、第
４図はデータストア・入出力制御部７８の詳細な回路図
であり、これらの図において１７．１Ｂ、２３，２４，
２９．３０はメモリセル。８０，８１．８２は書き込み
用のダミーセル、Ｃ，、、Ｃ，！、Ｃ，，，Ｃ，，，Ｃ
，□、Ｃ２３は読み出し比較用ダミーセル、５４．５５
は電荷転送型プリアンプ、５６は差動増巾器、６６．７
０．７４はレジスタである。
次に動作について説明する。
まずメモリセル１７からデータを読み出す場合を考える
。Φ１３．Φ１□、Φ７を“Ｈ″にしてビット線３５．
３６をＶｃｃ−Ｖｔｈにプリチャージしておき、同時に
読み出し用ダミーセルＣ，，，Ｃ，ｚ。
。Φ１３．Φ１□、Φ７を“Ｈ″にしてビット線３５．
３６をＶｃｃ−Ｖｔｈにプリチャージしておき、同時に
読み出し用ダミーセルＣ，，，Ｃ，ｚ。
Ｃ１０，Ｃｚ＋、 Ｃｚ□、Ｃ２３を接地レベルにプ
リチャのうちのいずれかの値が書きこまれており、ダミ
ーセルＣｌ１ｌ ｃｚ＋はメモリセル１７のキャパシ
タＣｓの１／６倍＋ ＣＩＺＩ Ｃ２２＋ Ｃ１ｓ＋
ＣｔｎはＣｓの１／３倍に設定されている。ワード線Ｗ
Ｌ ｚ ｈがまれでいたのに応じて電荷転送型プリア
ンプ５４電荷転送型プリンアンプ５４の出力はその容量
をＣｏとすると電荷転送型プリアンプ５４の出力はそれ
ぞれ クロックΦ１を立ち挙げると電荷転送型プリアンｔｈ）
の電荷が通過する。従って電荷転送型プリアンプ５５の
出力はΦ１を立ち上げる前と比べて変化する。
リチャのうちのいずれかの値が書きこまれており、ダミ
ーセルＣｌ１ｌ ｃｚ＋はメモリセル１７のキャパシ
タＣｓの１／６倍＋ ＣＩＺＩ Ｃ２２＋ Ｃ１ｓ＋
ＣｔｎはＣｓの１／３倍に設定されている。ワード線Ｗ
Ｌ ｚ ｈがまれでいたのに応じて電荷転送型プリア
ンプ５４電荷転送型プリンアンプ５４の出力はその容量
をＣｏとすると電荷転送型プリアンプ５４の出力はそれ
ぞれ クロックΦ１を立ち挙げると電荷転送型プリアンｔｈ）
の電荷が通過する。従って電荷転送型プリアンプ５５の
出力はΦ１を立ち上げる前と比べて変化する。
従って電荷転送型プリアンプ出力を差動増巾器５６で増
巾した結果はクロックΦ３．Φ２．Φ３の立ち上がりに
応じて下表の様になる。
巾した結果はクロックΦ３．Φ２．Φ３の立ち上がりに
応じて下表の様になる。
但しビット線３６に接続されたメモリセル１８が選択さ
れた場合表の０．１は反転する。このため差動増巾器５
６の出力をレジスタ６６．７０゜７４に記憶するために
メモリセル１７が選ばれた場合はΦ１３を“Ｌ”、Φ１
４を“Ｈ”にし、逆にメモリセル１８が選ばれた時はΦ
、３はＨ′、Φ１４を“Ｈ″にし、逆にメモリセル１８
が選ばれた時はΦ１３はＨ”、Φ１４を“Ｌ″にする。
れた場合表の０．１は反転する。このため差動増巾器５
６の出力をレジスタ６６．７０゜７４に記憶するために
メモリセル１７が選ばれた場合はΦ１３を“Ｌ”、Φ１
４を“Ｈ”にし、逆にメモリセル１８が選ばれた時はΦ
、３はＨ′、Φ１４を“Ｈ″にし、逆にメモリセル１８
が選ばれた時はΦ１３はＨ”、Φ１４を“Ｌ″にする。
クロックΦ、ＵΦ２はΦ、またはΦ２が“Ｈ″になった
時″Ｈ”になるクロックで同様にΦ３ｕΦ４．Φ５ＵΦ
６も同様のクロックである。これらに対して差動増幅器
５６の出力は、Φｌ （Φ２）とΦ、（Φ４）とΦ５
（Φ、）に同期してレジスタ６６．７０．７４に書き込
まれる。コラムデコーダ７９により選択されると６４．
６８．７２のトランジスタがオンしレジスタ６６．７０
．７４のデータはｌ１０１ 、ｌ１０２ 、 ｌ１０
３に読み出され、これが図示しないエンコーダによって
２ビツトデータとして出力される。
時″Ｈ”になるクロックで同様にΦ３ｕΦ４．Φ５ＵΦ
６も同様のクロックである。これらに対して差動増幅器
５６の出力は、Φｌ （Φ２）とΦ、（Φ４）とΦ５
（Φ、）に同期してレジスタ６６．７０．７４に書き込
まれる。コラムデコーダ７９により選択されると６４．
６８．７２のトランジスタがオンしレジスタ６６．７０
．７４のデータはｌ１０１ 、ｌ１０２ 、 ｌ１０
３に読み出され、これが図示しないエンコーダによって
２ビツトデータとして出力される。
次いで書き込み又は再書き込みの場合を考えるとレジス
タ６６．７０．７４のデータを再びメモリセル１７に書
きこむ時（外部からの書き込み時はデコードされたデー
タがＩ１０＋、Ｉ１０□。
タ６６．７０．７４のデータを再びメモリセル１７に書
きこむ時（外部からの書き込み時はデコードされたデー
タがＩ１０＋、Ｉ１０□。
ｌ１０３よりレジスタに書きこまれる。）Φ１．。
Φ１□を“Ｌ”にしてそれぞれのサブビット線を切り離
しまたＷ Ｌ ２．を“Ｈ”及び非選択ブロックの書き
込み用ダミーセルのワード線ＤＷＬ２．ＤＷＬ３をオン
して（この時ダミーセル７７．７８の容量はメモリセル
の容量Ｃｓと同一に設定されている。）各々のサブビッ
ト線の容量を（ＣＢ ＋Ｃ５）とする。この状態でΦ１
５．Φ９を“Ｈ”にしてそれぞれのサブピッ、ト線の電
位をレジスタ６６．７０．７４に対応させて（Ｖｃｃ−
Ｖｔｈ）及び０■に書き込む。更にΦ、を“Ｌ”にして
トランジスタ１９をオフした後Φ１．をオンしてサブビ
ット線に蓄えられた電荷をミックスする。
しまたＷ Ｌ ２．を“Ｈ”及び非選択ブロックの書き
込み用ダミーセルのワード線ＤＷＬ２．ＤＷＬ３をオン
して（この時ダミーセル７７．７８の容量はメモリセル
の容量Ｃｓと同一に設定されている。）各々のサブビッ
ト線の容量を（ＣＢ ＋Ｃ５）とする。この状態でΦ１
５．Φ９を“Ｈ”にしてそれぞれのサブピッ、ト線の電
位をレジスタ６６．７０．７４に対応させて（Ｖｃｃ−
Ｖｔｈ）及び０■に書き込む。更にΦ、を“Ｌ”にして
トランジスタ１９をオフした後Φ１．をオンしてサブビ
ット線に蓄えられた電荷をミックスする。
この事によりレベルシフト６６．’Ｌ０，７４の内容に
対応した値 （Ｖｃｃ −Ｖ ｔｈ） （ｍはＯ〜３
である。）つまり再書きこみが実現される。最後にＷ
Ｌ ｚ ｈ 、 Ｄ Ｗ Ｌ ｚ 、 Ｄ Ｗ Ｌ ３
を“Ｌ″にする。
対応した値 （Ｖｃｃ −Ｖ ｔｈ） （ｍはＯ〜３
である。）つまり再書きこみが実現される。最後にＷ
Ｌ ｚ ｈ 、 Ｄ Ｗ Ｌ ｚ 、 Ｄ Ｗ Ｌ ３
を“Ｌ″にする。
１８のメモリセルに書き込む場合は、Φ、を“Ｌ”にΦ
、０を“Ｈ”にする事により同様の動作で行われる。
、０を“Ｈ”にする事により同様の動作で行われる。
以上のように、この発明によれば、メモリセルの内容を
読み出したビット線の電位を（ｎ−１）個の基準電位の
各々と順次比較する比較手段と、該各々の比較結果を格
納する（ｎ−１）ビットのレジスタと、メモリセルへの
書き込み時上記レジスタの内容に従ってそれぞれに電荷
の注入が行われるビット線が分割されてなる（ｎ−１）
個のサブビット線と、該サブビット線を１つにつないで
所望の電圧レベルを上記ビット線上に実現するためのス
イッチング手段とを備え、再書き込み動作を階段波を用
いずに一度にできるように構成したので、再書き込み時
間を短縮でき、読み出し動作のサイクル時間を短縮でき
る効果がある。
読み出したビット線の電位を（ｎ−１）個の基準電位の
各々と順次比較する比較手段と、該各々の比較結果を格
納する（ｎ−１）ビットのレジスタと、メモリセルへの
書き込み時上記レジスタの内容に従ってそれぞれに電荷
の注入が行われるビット線が分割されてなる（ｎ−１）
個のサブビット線と、該サブビット線を１つにつないで
所望の電圧レベルを上記ビット線上に実現するためのス
イッチング手段とを備え、再書き込み動作を階段波を用
いずに一度にできるように構成したので、再書き込み時
間を短縮でき、読み出し動作のサイクル時間を短縮でき
る効果がある。
第１図は本発明の一実施例による多値記憶ダイナミック
ＲＡＭ装置のブロック図であり、第企図。 第３図、第４図はそれぞれメモリアレイ部、多値データ
読み出し地中部、データレジスタを中心としたデータス
トア及び入出力制御部の詳細図、第５図ないし第９図は
従来の多値記憶ダイナミックＲＡＭ装置を説明するため
の図である。 １７．１Ｂ、２３．２４，２９．３０はメモリセル、３
５．３６はビット線、３７〜３９はレジスタデータ転送
ライン、５４．５５は電荷転送型プリアンプ、５６は差
動増巾器、６０，７０．７４はレジスタ。
ＲＡＭ装置のブロック図であり、第企図。 第３図、第４図はそれぞれメモリアレイ部、多値データ
読み出し地中部、データレジスタを中心としたデータス
トア及び入出力制御部の詳細図、第５図ないし第９図は
従来の多値記憶ダイナミックＲＡＭ装置を説明するため
の図である。 １７．１Ｂ、２３．２４，２９．３０はメモリセル、３
５．３６はビット線、３７〜３９はレジスタデータ転送
ライン、５４．５５は電荷転送型プリアンプ、５６は差
動増巾器、６０，７０．７４はレジスタ。
Claims (3)
- （１）１トランジスタ１キャパシタから構成されたメモ
リセルにｎ値（ｎ≧３）のレベルを記憶する多値記憶ダ
イナミックＲＡＭ装置において、メモリセルの内容を読
み出したビット線の電位を（ｎ−１）個の基準電位の各
々と順次比較する比較手段と、 該各々の比較結果を格納する（ｎ−１）ビットのレジス
タと、 メモリセルへの書き込み時上記レジスタの内容に従って
それぞれに電荷の注入が行われるビット線が分割されて
なる（ｎ−１）個のサブビット線と、 該サブビット線を１つにつないで所望の電圧レベルを上
記ビット線上に実現するためのスイッチング手段とを備
えたことを特徴とする多値記憶ダイナミックＲＡＭ装置
。 - （２）上記比較手段は、上記ビット線に接続して設けら
れ読み出し時に非選択ブロックのビット線につながるも
ののみが順次活性化される上記ｎ値の（ｎ−１）個のし
きい値を決める２（ｎ−１）個の読み出し用ダミーセル
を備えたものであることを特徴とする特許請求の範囲第
１項記載の多値記憶ダイナミックＲＡＭ装置。 - （３）各サブビット線に接続して設けられ書き込み時に
非選択ブロックのサブビット線につながるもののみが活
性化される、メモリセルと同一構成になる書き込み用ダ
ミーセルを備えたことを特徴とする特許請求の範囲第１
項または第２項記載の多値記憶ダイナミックＲＡＭ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026997A JPS63195897A (ja) | 1987-02-06 | 1987-02-06 | 多値記憶ダイナミツクｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026997A JPS63195897A (ja) | 1987-02-06 | 1987-02-06 | 多値記憶ダイナミツクｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63195897A true JPS63195897A (ja) | 1988-08-12 |
Family
ID=12208793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026997A Pending JPS63195897A (ja) | 1987-02-06 | 1987-02-06 | 多値記憶ダイナミツクｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63195897A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317888A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 記憶装置 |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
| US5539695A (en) * | 1995-01-23 | 1996-07-23 | Solidas Corporation | Fast access multi-bit random access memory |
| US5559734A (en) * | 1995-04-24 | 1996-09-24 | Saito; Tamio | Multiple voltage memory |
| US5623440A (en) * | 1993-10-15 | 1997-04-22 | Solidas Corporation | Multiple-bit random access memory cell |
| US5708598A (en) * | 1995-04-24 | 1998-01-13 | Saito; Tamio | System and method for reading multiple voltage level memories |
-
1987
- 1987-02-06 JP JP62026997A patent/JPS63195897A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317888A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 記憶装置 |
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