JPH0317890A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にオンチップテス
ト回路を備えた半導体記憶装置に関する。

［従来の技術］ 半導体記憶装置の大容量化に伴い、テスト時間の増大が
重大な問題となっている。そこで、大幅なテスト時間の
短縮が可能なテスト方法として、ラインテスト法が提案
されている。このラインテスト法によれば、１つのワー
ド線に接続されるすべてのメモリセルが同時にテストさ
れる。そのため、テスト時間の大幅な短縮が可能となる
。

第７図は、ラインテストのためのオンチップテスト回路
を備えた従来のダイナミックランダムアクセスメモリ（
以下、ダイナミックＲＡＭと呼ぶ）の構成を示すブロッ
ク図である。

第７図のメモリアレイ１には、複数のワード線および複
数のビット線対が互いに交差するように配置されており
、それらの各交点にメモリセルが設けられている。メモ
リアレイ１内のワード線はワードドライバ２を介して行
デコーダ３に接続されている。メモリアレイ１内のビッ
ト線対はセンスアンプ部４およびＩ／Ｏスイッチ５を介
して列デコーダ６に接続されている。

ＲＡＳ／＜ッファ７は、外部から与えられるロウアドレ
スストローブ信号ＲＡＳに応答して行アドレスバッファ
８を活性化させる。行アドレスバッファ８は、外部から
与えられるアドレス信号Ａをラッチし、それを行アドレ
ス信号ＲＡとして行デコーダ３に与える。行デコーダ３
は、行アドレス信号ＲＡに応答して複数のワード線のう
ち１つを選択し、そのワード線をワードドライバ２を介
して駆動する。その駆動されたワード線に接続された複
数のメモリセル内の情報がそれぞれ対応するビット線対
上に読出される。センスアンプ部４は、複数のビット線
対上の情報を検知および増幅する。

一方、ＣＡＳバッファ９は、外部から与えられるコラム
アドレスストローブ信号一ＣＡＳに応答して列アドレス
バッファ１０を活性化させる。列アドレスバッファ１０
は、外部から与えられるアドレス信号Ａをラッチし、そ
れを列アドレス信号ＣＡとして列デコーダ６に与える。

列デコーダ６は、列アドレス信号ＣＡに応答して複数の
ビット線対のうち１つを選択し、そのビット線対を入出
力線対Ｉ　／Ｏ，丁７でに接続する。このようにして、
１つのワード線および１つのビット線対が選択され、そ
れらの交点にあるメモリセルに対して情報の読出しまた
は書込みが行なわれる。第７図には、選択された１つの
ワード線ＷＬ，選択された１つのビット線ＢＬおよびそ
れらの交点にあるメモリセルＭＣのみが示されている。

情報の読出しまたは書込みは、リード・ライトバッファ
１１により選択される。リード・ライトバッファ１１は
、外部から与えられるリード・ライト信号Ｒ／Ｗに応答
して入カバッファ１２または出力バッファ１３を活性化
させる。入カバッファ１２が活性化されると、入力デー
タＤｉｎが上記のようにして選択されたメモリセルＭＣ
に書込まれる。出力バッファ１３が活性化されると、上
記のようにして遣択されたメモリセルＭＣに記憶されて
いた情報が出力データＤｏｕｔとして外部に読出される
。

書込回路１４、比較回路１５、検出回路１６およびライ
ンテスト制御回路１７は、ラインテストのために用いら
れる。ラインテスト制御回路１７は、・外部から与えら
れるテストイネーブル信号Ｔ丁に応答して、書込回路１
４、比較回路１５および検出回路１６を制御する。この
ダイナミックＲＡＭの各部分ｌ〜１７は１つのチップ上
に形成されている。

第８図に、第７図のダイナミックＲＡＭの主要部の詳細
な回路図を示す。第８図の回路は、たとえば、昭和６２
年電子情報通信学会半導体材料部門全国大会の予稿集の
講演番号１６５に「大容量メモリに適した試験効率化技
術」として開示されている。

第８図には、２組のビット線対ＢＬＩ，丁Ｔ了およびＢ
Ｌ２，ＢＬ２および４本のワード線ＷＬ１〜ＷＬ４が代
表的に示されている。ビット線対ＢＬＩ，ＢＬＩおよび
ＢＬ２，ＢＬ２の各々にはセンスアンプ４０が接続され
ている。ビット線対ＢＬＩ，ＢＬＩはトランジスタＱ９
，ＱＩＯを介して人出力線対Ｉ　／Ｏ，丁７石に接続さ
れ、ビット線対ＢＥ，２，丁τヲはトランジスタＱｌｌ
，Ｑ１２を介して入出力線対Ｉ／Ｏ，Ｉ／Ｏに接続され
ている。トランジスタＱ９，ＱＩＯのゲートおよびトラ
ンジスタＱｌｌ．Ｑ１２のゲートには、列デコーダ６（
第７図）からそれぞれ列選択信号Ｃ１およびＣ２が与え
られる。

書込回路１４は、トランジスタＱ１〜Ｑ４、書込線Ｗお
よびＷ、および書込制御線ＷＣを含む。

比較回路１５は、トランジスタＱ５〜Ｑ８を含み、検出
回路１６は、ブリチャージ回路１６０、トランジスタＳ
ｌ，Ｓ２およびインバータＧ１を含む。

次に、第９図の波形図を参照しながらラインテスト法に
ついて説明する。ラインテストでは、並列書込みおよび
並列比較が行なわれる。

並列書込時には、まず、たとえばワード線ＷＬ１の電位
がｒＨＪレベルに立上げられる。その後、書込線Ｗ，Ｗ
に所望のテストデータが印加される。

たとえば、テストデータとしてｒＨＪが書込まれる場合
には、書込線Ｗ，ｖにそれぞれｒＨＪレベルのデータお
よびｒＬＪレベルのデータが与えられる。書込制御線Ｗ
Ｃの電位がｒＨＪレベルに立上げられると、トランジス
タＱ１〜Ｑ４が導通する。それにより、書込線Ｗの電位
がビットＩＢＬ１およびＢＬ２に伝達され、書込線Ｗの
電位がビット線ＩＴゴおよびＢＬ２に伝達される。そし
て、センスアンプ４０によりビット線対ＢＬＩ，ＢＬＴ
上の電位差およびビット線対ＢＬ２，ＢＬ２上の電位差
がそれぞれ増幅される。このようにして、ワード線ＷＬ
Ｉに接続されるすべてのメモリセルにテストデータが同
時に書込まれる。第８図では、メモリセルＭＣ１および
ＭＣ３にｒＨＪレベルのデータが書込まれる。

一方、並列比較時には、書込制御線ＷＣの電位が「Ｌ」
レベルに保たれる。すなわち、トランジスタＱ１〜Ｑ４
が非導通の状態で、ワード線ＷＬ１が選択されてその電
位がｒＨＪレベルに立上げられる。これにより、メモリ
セルＭＣＩおよびＭＣ３に記憶されたデータがビット線
ＢＬＩおよびＢＬ２上に読出される。そして、ビット線
対ＢＬ１，ＢＬゴ上の電位差およびビット線対ＢＬ２，
ＢＬ２上の電位差がそれぞれセンスアンプ４０により検
知および増幅される。次に、書込線Ｗ，Ｗに上記の書込
時とは逆のデータが期待値データとして与えられる。す
なわち書込線ＷにｒＬＪ　レベルのデータが与えられ、
書込線ＷにｒＨＪ　レベルのデータが与えられる。

もし、メモリセルＭＣＩ，ＭＣ３に記憶されるデータが
正しく読出されると、ビット線ＢＬ　１，ＢＬ２の電位
がｒＨＪレベルになり、ビット線■Ｌｌ，ＢＬ２の電位
がｒＬＪレベルになる。その結果、トランジスタＱ５，
Ｑ７が導通状態、トランジスタＱ６，Ｑ８が非導通状態
となって、書込ＨｗのｒＬＪレベルの電位がノードＮｌ
，Ｎ２に伝達される。これにより、トランジスタＳｌ，
Ｓ２は非導通状態となる。したがって、予めプリチャー
ジ回路１６０によりｒＨＪレベルにブリチャ一ジされた
ノードｎ１の電位はｒＨＪレベルのまま変化せず、検出
結果出力１ｊＩＦの電位はｒＬＪレベルのまま変化しな
い。

次に、メモリセルＭＣＩに記憶されたデータが何らかの
理由により誤って読出されると仮定する。

この場合には、ビット線ＢＬＩおよびＢＬゴの電位は、
それぞれｒＬＪレベルおよびｒＨＪレベルとなる。それ
により、トランジスタＱ５は非導通状態となり、トラン
ジスタＱ６は導適状態となる。

その結果、書込線ＷのｒＨＪレベルの電位がノードＮ１
に伝達され、トランジスタＳ１が導適状態となる。した
がって、予めブリチャージ回路１６０によりｒＨＪレベ
ルにプリチャージされたノードｎ１の電位が、トランジ
スタＳ１を通じてｒＬＪレベルに放電される。そのため
、検出結果出力線ＦにはｒＨＪレベルの信号が現われる
。

このように、選択されたワード線につながるメモリセル
のすべてのビットが正常である場合には、検出結果出力
線ＦにはｒＬＪレベルの信号が現われる。一方、選択さ
れたワード線につながるメモリセルに１ビットでも不良
が存在する場合には、検出結果出力線ＦにはｒＨＪレベ
ルの信号が出力される。これにより、１つのワード線に
関するメモリセルの良否を判断することができる。

すべてのワード線に関して、上記のようなラインテスト
を実行することにより、すべてのメモリセルに関するテ
ストが終了する。このように、上記のようなラインテス
トによると、１つのワード線につながるすべてのメモリ
セルが同時にテストされるので、テスト時間の大幅な短
縮が可能となる。

［発明が解決しようとする課題］ しかしながら、大容量の半導体記憶装置においては、メ
モリセルの不良のみならず、種々の不良モードが存在す
る。たとえば、ビット線の短絡または断線、センスアン
プの不具合等により、ビット線の方向に沿った不良、い
わゆるＹライン不良が生じることがある。このようなＹ
ライン不良が存在する半導体記憶装置に従来のラインテ
スト法を適用すると、すべてのワード線に関する検出結
果が不良と判定される。そのため、メモリセルの全ビッ
トが不良であるのかあるいはＹライン不良が存在するの
かを識別することができない。また、Ｙライン不良が存
在する場合に、そのＹライン不良の存在する箇所を検出
することができない。

この発明の目的は、いわゆるＹライン不良の検出を可能
とするオンチップテスト機能を備えた半導体記憶装置を
得ることである。

［課題を解決するための手段コ この発明に係る半導体記憶装置は、複数のワード線、複
数のワード線に交差するように配列された複数のビット
線およびそれらの交点に設けられた複数のメモリセルを
含む半導体記憶装置であって、選択手段、複数の検出手
段、出力線および分割手段を備える。

選択手段は、複数のワード線のいずれかを選択する。複
数の検出手段は、選択手段により選択されたワード線に
接続される複数のメモリセルの良否をそれぞれ検出する
。出力線は複数の検出手段に共通に設けられ、その出力
線には複数の検出手段による検出結果が異なる接続点に
おいて与えられる。分割手段は、選択手段により選択さ
れるワード線に対応して、出力線を異なる接続点間のい
ずれかの箇所において少なくとも２つの部分に分割する
。

［作用］ この発明に係る半導体記憶装置においては、選択手段に
より選択されワード線に関するラインテストが順次行な
われるとともに、出力線がそのワード線に対応して定め
られた箇所で順に分割される。そのため、分割された出
力線のそれぞれの部分に、それぞれ対応する検出手段の
検出結果が出力される。したがって、分割された出力線
の各部分において、検出結果が変化するような分割箇所
をモニタすることによって、いわゆるＹライン不良を検
出することができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の一実施例によるオンチッブテスト
回路を備えたダイナミックＲＡＭの構成を示すブロック
図である。

第１図において、センスアンプ部４とＩ／Ｏスイッチ５
との間に書込回路１４および比較回路１５が配置されて
いる。また、Ｉ／Ｏスイッチ５と列デコーダ６との間に
この発明の特徴である検出回路２０および信号発生回路
２１が設けられている。行アドレスバッファ８から出力
される行アドレス信号ＲＡおよび列アドレスバッファ１
０から出力される列アドレス信号ＣＡはスイッチ２２に
与えられる。これにより、列デコーダ６には、スイッチ
２２により行アドレス信号ＲＡまたは列アドレス信号Ｃ
Ａが選択的に与えられる。その他の部分の構成は、第７
図に示される従来のダイナミックＲＡＭの構成と同様で
ある。

第２図は、第１図のダイナミックＲＡＭの主要部の構或
を示す回路図である。メモリアレイ１には、ｎＸｎビッ
トのメモリセルが含まれるが、第２図には、２組のビッ
ト線対ＢＬＩ，ＢＬゴおよびＢＬ２，ＢＬ２に関する２
つのコラムＹ１およびＹ２のみが示されている。メモリ
アレイ１、センスアンプ部４、書込回路１４、比較回路
１５およびＩ／Ｏスイッチ５の構成は、第８図に示され
る構成と同様である。但し、センスアンプ部４、書込回
路１４、比較回路１５およびＩ／Ｏスイッチ５はメモリ
アレイ１の一方の側に配置されている。

検出回路２０には、コラムＹｌ，Ｙ２に対応して、出力
線Ｌの放電用のトランジスタＳ１およびＳ２が設けられ
ている。また、出力線Ｌには、その出力線Ｌを実質上分
割するように働く分割用トランジスタＴ１およびＴ２が
接続されている。トランジスタＳ１およびＳ２のゲート
は、比較回路１５のノードＮ１およびＮ２にそれぞれ接
続されている。トランジスタＳ１はノードｎ１と接地ラ
インとの間に接続されている。トランジスタＳ２はノー
ドｎ２と接地ラインとの間に接続されている。出力線Ｌ
にはブリチャージ回路２００が接続されている。出力線
Ｌの一端にはインバータＧ１が接続され、他端にはイン
バータＧ２が接続されている。インバータＧ１の出力端
子に検出結果出力線Ｆ１が接続され、インバータＧ２の
出力端子に検出結果出力線Ｆ２が接続されている。

第３図は、信号発生回路２１およびスイッチ２２の構成
を示す図である。

スイッチ２２は、ラインテスト制御回路１７から与えら
れるテストイネーブル信号ＴＥに応答して、列アドレス
信号ＣＡおよび行アドレス信号ＲＡのいずれか一方を列
デコーダ４に与える。列デコーダ４に含まれるデコーダ
回路４１の出力は、ＮＡＮＤゲートＧ５の一方の入力端
子に与えられ、かつインバータＧ３を介してＮＯＲゲー
トＧ６の一方の入力端子に与えられる。同様に、デコー
ダ回路４２の出力は、ＮＡＮＤゲートＧ７の一方の入力
端子に与えられ、かつ、インバータＧ４を介してＮＯＲ
ゲートＧ８の一方の入力端子に与えられる。ＮＡＮＤゲ
ートＧ５，Ｇ７およびＮＯＲゲートＧ６．Ｇ８の他方の
入力端子にはテストイネーブル信号ＴＥが与えられる。

通常の続出または書込動作時には、テストイネ一プル信
号ＴＥはｒＬＪレベルとなり、ラインテスト時には、テ
ストイネーブル信号ＴＥはｒＨＪレベルとなる。通常の
読出または書込動作時には、列デコーダ４には列アドレ
ス信号ＣＡが与えられる。したがって、列アドレス信号
ＣＡをデコードすることにより得られる出力が、ＮＯＲ
ゲートＧ６，Ｇ８からそれぞれ列選択信号Ｃｌ，Ｃ２と
して出力される。一方、ラインテスト侍には、行アドレ
ス信号ＲＡが列デコーダ４に与えられる。したがって、
行アドレス信号ＲＡをデコードすることにより得られる
出力の反転信号が、制御信号φＴ，Ｔてとしてそれぞれ
ＮＡＮＤゲートＧ５，Ｇ７から出力される。

列選択信号Ｃｌ，Ｃ２は、第２図に示されるＩ／Ｏスイ
ッチ５内のトランジスタＱ９，ＱＩＯのゲートおよびト
ランジスタＱｌｌ，Ｑ１２のゲートにそれぞれ与えられ
る。また、制御信号φ１，Ｔ７は、トランジスタＴ１お
よびトランジスタＴ２のゲートにそれぞれ与えられる。

第４図に、スイッチ２２の具体的な回路構或を示す。ス
イッチ２２は、トランスファゲートＧ９，Ｇ１０および
インバータＧ１１を含む。なお、実際には、第４図に示
されるスイッチ２２が複数個設けられている。

テストイネーブル信号ＴＥがｒＬＪレベルのときにはト
ランスファゲートＧ９がオンし、テストイネーブル信号
ＴＥがｒＨＪレベルのときにはトランスファゲートＧ１
０がオンする。

第２図および第３図には、２つのコラムＹ１およびＹ２
に相当する部分のみが示されているが、実際には、メモ
リアレイ１は、第５Ａ図に示されるようにｎ個のコラム
Ｙ１〜Ｙｎを含む。そのため。ｎ個のコラムＹ，１−Ｙ
ｎに対応して、ｎ個の放電用トランジスタ８１〜Ｓｎお
よびｎ個の分割用トランジスタＴ１〜Ｔｎが設けられて
いる。また、コラムＹ１〜Ｙｎに交差するように、ｎ本
のワード線ＷＬＩ〜ＷＬｎが配列されている。

次に、この実施例のラインテスト時における動作につい
て第５Ａ図および第５Ｂ図を参照しながら説明する。

ラインテスト時における書込回路１４および比較回路１
５の動作は第８図に示される従来のダイナミックＲＡＭ
における動作と同様である。ここで、ｉ番目のコラムＹ
ｉにＹライン不良があるものと仮定する。

まず、行デコーダ３（第３図）が行アドレス信号ＲＡに
応答してワード線ＷＬＩを選択する。その選択されたワ
ードｔｌＷＬ１に関してラインテストが行なわれる。こ
のとき列デコーダ６にも行アドレス信号ＲＡが与えられ
る。そのため、制御信号７ゴのみがｒＬＪレベルに立下
がり、トランジスタＴ１がオフする。その結果、出力線
ＬはトランジスタＴ１により２つの部分に分割される。

コラムＹｉが不良であるので、ノードＮｉの電位がｒＨ
Ｊレベルとなる。これにより、検出結果出力線Ｆ１には
ｒＬＪレベルの信号が出力され、検出結果出力線Ｆ２に
はｒｌ｛Ｊレベルの信号が出力される。次に、ワード線
ＷＬ２が選択されると、制御信号￥７のみがｒＬＪレベ
ルに立下がる。それにより、出力線ＬはトランジスタＴ
２により２っの部分に分割される。この場合にも、検出
結果出力線Ｆ１にはｒＬＪレベルの信号が出力され、検
出結果出力線Ｆ２にはｒＨＪレベルの信号が出力される
。ワード線ＷＬ１〜ＷＬｉに関するラインテストについ
ては、第５Ｂ図のＦｌ，Ｆ２において実線で示されるよ
うな全く同じ結果が生じる。

次に、ワード線ＷＬｉ＋１が選択されると、制御信号φ
ｉ＋１のみがｒＬＪレベルに立下がる。

これによりトランジスタＴｉ＋１がオフするので、上記
とは逆に検出結果出力線Ｆ１にｒＨＪレベルの信号が出
力され、検出結果出力線Ｆ２にｒＬＪレベルの信号が出
力される。ワード線ＷＬｉ＋１〜ＷＬｎに関するライン
テストについては、第５Ｂ図のＦｌ，Ｆ２に破線で示さ
れるような全く同じ結果が生じる。

第６Ａ図に示すように、メモリアレイ１は、対角線Ｌに
より検出結果出力線Ｆ１に対応する領域および検出結果
出力線Ｆ２に対応する領域に分割される。コラムＹｉに
Ｙライン不良が存在するときには、コラムＹｉと対角線
痣との交点に対応する出力線Ｌの箇所において検出結果
出力線Ｆ１およびＦ２の信号が反転する。

結局、第６Ｂ図に示すように、ワード線ＷＬＩ〜ＷＬｉ
が選択されたときには、検出結果出力線Ｆ１にｒＬＪレ
ベルの信号が現われ、検出結果出力線Ｆ２にｒＨＪレベ
ルの信号が現われる。また、ワード線ＷＬｉ＋１〜ＷＬ
ｎが選択されたときには、検出結果出力線Ｆ１にｒＨＪ
レベルの信号が現われ、検出結果出力線Ｆ２にｒＬＪレ
ベルの信号が現われる。したがって、検出結果出力線Ｆ
１およびＦ２の出力が、「Ｌ」レベルからｒＨＪレベル
にあるいはｒＨＪレベルからｒＬＪレベルに変化する箇
所をモニタすることによって、Ｙライン不良が存在する
箇所を検出することができる。

通常の続出または書込動作時には、テストイネーブル信
号ＴＥはｒＬＪレベルになる。それにより、列デコーダ
６には列アドレス信号ＣＡが与えられる。したがって、
列選択信号によりＩ／Ｏスイッチ５内の１組のトランジ
スタがオンする。その結果、対応するビット線対が人出
力線対Ｉ／Ｏ，Ｉ／Ｏに接続される。このとき、制御信
号７１〜Ｔ下はすべてｒＨＪレベルを保持する。このよ
うにして、第８図の従来のダイナミックＲＡＭと同様に
、通常の読出動作または書込動作が行なわれる。

上記の実施例においては、ワード線ＷＬＩ〜ＷＬｎの選
択に同期して、出力線ＬがトランジスタＴ１〜Ｔｎによ
り順に分割される。そのため、複数のワード線に関して
ラインテストが進行しつつ、同時にＹライン不良が検出
される。したがって、Ｙライン不良の検出を短時間で行
なうことができる。

なお、上記実施例では、分割用トランジスタＴ１〜Ｔｎ
を選択するために行アドレス信号ＲＡが用いられている
ので、テスト時間が一層短縮される。しかし、ラインテ
スト時にも、列デコーダ６に列アドレス信号ＣＡが与え
られるようにし、外部から与えられる列アドレス信号に
基づいて制御信号７１〜７１を制御してもよい。

また、上記実施例では、列デコーダ６の側に書込回路１
４、比較回路１５、検出回路２０および信号発生回路２
１が配置されているので、レイアウト上有利である。し
かし、これらの配置は、上記実施例の配置に限らない。

レイアウトの方法によってはそれらの順序を変更した方
がよりコンパクトになる場合も考えられる。したがって
、第７図の従来のダイナミックＲＡＭのように、メモリ
アレイ１に関して列デコーダ６と反対側に、書込回路１
４、比較回路１５、検出回路１６等を配置してもよい。

さらに、上記実施例では、ｎｘｎビットのメモリアレイ
１が示されているが、これには限定されず、ｍＸｎビッ
ト（ｍａｎ）のメモリアレイにも適用可能である。ｍが
ワード線の数、ｎがビット線の数を示す場合には、複数
のワード線が選択されるごとに１つの分割用トランジス
タがオフするような構成にすればよい。さらに、上記実
施例では各ビット線対ごとに分割用トランジスタが設け
られているが、複数のビット線対ごとに１つのトランジ
スタを設けてもよい。

［発明の効果］ 以上のようにこの発明によれば、ラインテストと同時に
いわゆるＹライン不良の検出も行なわれるので、半導体
記憶装置のテスト時間の大幅な短縮が可能となるととも
に、不良の検出能力が高くなる。そのため、この発明は
、冗長回路使用のためのテストにも適用可能となる。し
たがって、半導体記憶装置のテスト効率が上昇し、ひい
てはチップコストを低減することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるオンチップテスト回
路を備えたダイナミックＲＡＭの全体構成を示すブロッ
ク図である。第２図は第１図のダイナミックＲＡＭの主
要部の構成を示す回路図である。第３図は第１図のダイ
ナミックＲＡＭに含まれる信号発生回路の構成を示す図
である。第４図は第１図のダイナミックＲＡＭに含まれ
るスイッチの真体的な構成を示す回路図である。第５Ａ
図は第１図のダイナミックＲＡＭに含まれる検出回路の
構成を示す回路図である。第５Ｂ図は第１図のダイナミ
ックＲＡＭのラインテスト時の動作を説明するための波
形図である。第６Ａ図は第１図のダイナミックＲＡＭに
おけるラインテストを説明するための図である。第６Ｂ
図は第１図のダイナミックＲＡＭにおいてＹライン不良
を検出するための方法を説明するための図である。第７
図はラインテストが行なわれる従来のダイナミックＲＡ
Ｍの構成を示すブロック図である。第８図は第７図のダ
イナミックＲＡＭの主要部の構成を示す回路図である。 第９図はラインテストにおける動作を説明するための波
形図である。 図において、１はメモリアレイ、３は行デコーダ、６は
列デコーダ、１４は書込回路、１５は比較回路、１７は
ラインテスト制御回路、２０は検出回路、２１は信号発
生回路、２２はスイッチ、５１〜Ｓｎは放電用トランジ
スタ、Ｔ１〜Ｔｎは分割用トランジスタ、Ｌは出力線、
Ｆｌ，Ｆ２は検出結果出力線である。 なお、各図中同一符号は同一または相当部分を示す。 萬３図 第４図 国 く １ｇ 番 Ｆｌ ＦＺ 第５Ａ図 第５８図

Claims (1)

1. 【特許請求の範囲】 複数のワード線、前記複数のワード線に交差するように
   設けられた複数のビット線および前記複数のワード線と
   前記複数のビット線との交点に設けられた複数のメモリ
   セルを含む半導体記憶装置であって、 前記複数のワード線のいずれかを選択する選択手段、 前記選択手段により選択されたワード線に接続される複
   数のメモリセルの良否をそれぞれ検出する複数の検出手
   段、 前記複数の検出手段に共通に設けられ、前記複数の検出
   手段による検出結果が異なる接続点において与えられる
   出力線、 前記選択手段により選択されるワード線に対応して、前
   記出力線を前記異なる接続点間のいずれかの箇所におい
   て少なくとも２つの部分に分割する分割手段を備えた、
   半導体記憶装置。