JPS61187367A - 電荷結合素子の出力回路 - Google Patents
電荷結合素子の出力回路Info
- Publication number
- JPS61187367A JPS61187367A JP60026359A JP2635985A JPS61187367A JP S61187367 A JPS61187367 A JP S61187367A JP 60026359 A JP60026359 A JP 60026359A JP 2635985 A JP2635985 A JP 2635985A JP S61187367 A JPS61187367 A JP S61187367A
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- JP
- Japan
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- output
- circuit
- voltage
- channel
- coupled device
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電荷結合素子の出力回路に関する。
電荷結合素子の信号である電荷を電圧に変換し検出する
出力回路の一つとしてフローティング接合形検出回路が
知られている。これは、信号電荷（Ｑ）がｐｎ接合の空
乏層容量及びＭＯＳＦＥＴのゲート容量などの容量（Ｃ
）に蓄積されＱ／Ｃの電位変化を鐸起し、更にこの電位
変化をソースホロア回路の出力電圧として得るものであ
る。
出力回路の一つとしてフローティング接合形検出回路が
知られている。これは、信号電荷（Ｑ）がｐｎ接合の空
乏層容量及びＭＯＳＦＥＴのゲート容量などの容量（Ｃ
）に蓄積されＱ／Ｃの電位変化を鐸起し、更にこの電位
変化をソースホロア回路の出力電圧として得るものであ
る。
第５図は従来の一例である７０−ティング接合形検出回
路の構成図である。転送チャネルがｎ形である電荷転送
素子の最終段転送電極（５０１）の隣に出力電圧（ｖＯ
）を印加する出力ゲート電極（５０２）を設け、更にそ
の隣にｎチャネルＭＯ８ＦＥＴを設ける。とのれチャネ
ルＭＯ８ＦＥＴにおいてソース領域に相当するフローテ
ィング拡散領域（５０３）はノースホロア回路（５０７
）のｎチャネルＭＯ８ＦＥＴのゲー） （５０４）と接
続され、ドレイン（５０６）にはリセットドレイン電圧
（ｖＢＤ）が、ゲート（５０５）にはパルス波形である
リセット電圧（ＶＢ２ ’）が印加される。
路の構成図である。転送チャネルがｎ形である電荷転送
素子の最終段転送電極（５０１）の隣に出力電圧（ｖＯ
）を印加する出力ゲート電極（５０２）を設け、更にそ
の隣にｎチャネルＭＯ８ＦＥＴを設ける。とのれチャネ
ルＭＯ８ＦＥＴにおいてソース領域に相当するフローテ
ィング拡散領域（５０３）はノースホロア回路（５０７
）のｎチャネルＭＯ８ＦＥＴのゲー） （５０４）と接
続され、ドレイン（５０６）にはリセットドレイン電圧
（ｖＢＤ）が、ゲート（５０５）にはパルス波形である
リセット電圧（ＶＢ２ ’）が印加される。
ソースホロア回路（５０７）ではｎチャネルＭＯ８ＦＩ
３Ｔのドレイン（５０８）にドレイン電圧（ＶＤ）を印
加しソース（５０９）は負荷抵抗（５１０）を介して接
地するっ出力端子（５１１）はソース（５０９）と負荷
抵抗（５１０）の間から取る。転送される信号電荷量に
より変化するフローティング拡散領域（５０３）の電位
をｎチャンネルＭＯ８ＦＥＴを用いたソースホロア回路
（５０７）により出力電圧に変換する出力回路である。
３Ｔのドレイン（５０８）にドレイン電圧（ＶＤ）を印
加しソース（５０９）は負荷抵抗（５１０）を介して接
地するっ出力端子（５１１）はソース（５０９）と負荷
抵抗（５１０）の間から取る。転送される信号電荷量に
より変化するフローティング拡散領域（５０３）の電位
をｎチャンネルＭＯ８ＦＥＴを用いたソースホロア回路
（５０７）により出力電圧に変換する出力回路である。
しかし゛、このような従来の出力回路において、消費電
力を少なくするためにソースホロア回路（５０７）の負
荷抵抗（５１０）を大きくすると以下のような問題点が
生じる。
力を少なくするためにソースホロア回路（５０７）の負
荷抵抗（５１０）を大きくすると以下のような問題点が
生じる。
第６図に、最終段転送電極の印加電圧（Ｖｐ３）とリセ
ットゲートの印加電圧（ＶＢ２ ）とソースホロア回路
の負荷抵抗が小さい場合の出力電圧（Ｖｏｕ を人）と
大きい場合の出力電圧（ｖｏｕｔ Ｂ ）の電圧波形の
関係を示す。
ットゲートの印加電圧（ＶＢ２ ）とソースホロア回路
の負荷抵抗が小さい場合の出力電圧（Ｖｏｕ を人）と
大きい場合の出力電圧（ｖｏｕｔ Ｂ ）の電圧波形の
関係を示す。
フローティング拡散領域（５０３）とリセット電圧）
（５０５）は容量結合しておシ、リセットゲート（５０
５’）にリセット電圧（ｖａ ｓ ）が印加されると７
０−ティング拡散領域（５０３）にも電圧が印加され出
力電圧にリセットノイズ（６１’）が生じる。リセット
ノイズ（６１）ノ立ち上り（Ａｔ 、Ａ２ 、Ａｓ ）
において、ｎチャネルＭＯ８ＩＴはＯＮ状態となりド
レイン電圧（ＶＤ）が出力端子（５１１）より出力され
る。リセットノイズ（６１）の立ち下り（Ｂｌ、Ｂ２．
Ｂ３．Ｂ４，８５）におＩ／にテ、ｎチャネルＭＯ８Ｆ
ＥＴはＯＦＦ状態となり、ソース（５０９）及び出力端
子（５１１）の浮遊容量に蓄積された電荷が負荷抵抗（
５１０）を介して接地電位に移動するので負荷抵抗（５
１０）によりリセットレベルに下がるまでの時間を用す
るため出力電圧の立ち下りが緩やかＫなる。従って、第
６図からもわかるようにソースホロア回路（５０７）の
負荷抵抗（５１０）が大きい場合の出力電圧（Ｖｏｕｔ
Ｂ） Ｋおける零レベル期間（ＴｚａｔＢ、Ｔｚｓｚ
Ｂ）と信号期間（Ｔ５６１Ｂ、Ｔ８６２Ｂ）は負荷抵抗
（５１０）が小さい場合の出力電圧（Ｖｏｕｔ人）にお
ける零レベル期間（Ｔ２６□人、Ｔｚ６２人）と信号期
間（Ｔｓｓ１人、Ｔｓ ｓ ２Ａ）と比較すると短かく
なる。
（５０５）は容量結合しておシ、リセットゲート（５０
５’）にリセット電圧（ｖａ ｓ ）が印加されると７
０−ティング拡散領域（５０３）にも電圧が印加され出
力電圧にリセットノイズ（６１’）が生じる。リセット
ノイズ（６１）ノ立ち上り（Ａｔ 、Ａ２ 、Ａｓ ）
において、ｎチャネルＭＯ８ＩＴはＯＮ状態となりド
レイン電圧（ＶＤ）が出力端子（５１１）より出力され
る。リセットノイズ（６１）の立ち下り（Ｂｌ、Ｂ２．
Ｂ３．Ｂ４，８５）におＩ／にテ、ｎチャネルＭＯ８Ｆ
ＥＴはＯＦＦ状態となり、ソース（５０９）及び出力端
子（５１１）の浮遊容量に蓄積された電荷が負荷抵抗（
５１０）を介して接地電位に移動するので負荷抵抗（５
１０）によりリセットレベルに下がるまでの時間を用す
るため出力電圧の立ち下りが緩やかＫなる。従って、第
６図からもわかるようにソースホロア回路（５０７）の
負荷抵抗（５１０）が大きい場合の出力電圧（Ｖｏｕｔ
Ｂ） Ｋおける零レベル期間（ＴｚａｔＢ、Ｔｚｓｚ
Ｂ）と信号期間（Ｔ５６１Ｂ、Ｔ８６２Ｂ）は負荷抵抗
（５１０）が小さい場合の出力電圧（Ｖｏｕｔ人）にお
ける零レベル期間（Ｔ２６□人、Ｔｚ６２人）と信号期
間（Ｔｓｓ１人、Ｔｓ ｓ ２Ａ）と比較すると短かく
なる。
出力電圧（ＶｏｕｔＢ）において零レベル期間（Ｔｚｓ
ｘＢ。
ｘＢ。
ＴｚｓｚＢ）と信号期間（Ｔ＄６１Ｂ、Ｔ８６２Ｂ）が
短かいと後段の信号処理が困難となり、又信号の電力も
低下してしまう。このため、電荷結合素子の出力回路の
特性が低下してしまう。
短かいと後段の信号処理が困難となり、又信号の電力も
低下してしまう。このため、電荷結合素子の出力回路の
特性が低下してしまう。
本発明の目的は、ソースホロア回路に流れる電流が小さ
く出力電圧の零レベル期間及び信号期間が長い電荷結合
素子のフローティング接合形検出回路を提供することに
あろう 〔発明の概要〕 本発明は、電荷結合素子の最終段転送電極の隣シに設け
られた出力ゲートと、最終段転送電極下に存在する信号
電荷を出力ゲート下の障壁を介して転送し蓄積するフロ
ーティング拡散領域と、この領域と電圧を印加したリセ
ットゲート下のチャネルを介して導通状態となるドレイ
ン領域と、ゲートがフローティング拡散領域に接続され
ているＭＯＳＦＥＴを用いたソースホロア回路とから成
る電荷転送素子の出力回路において、電荷結合素子のチ
ャネルと反対導電形チャネルのＭＯＳＦＥＴを用いたソ
ースホロア回路を有することを特徴とする電荷結合素子
の出力回路を提供すＳ。
く出力電圧の零レベル期間及び信号期間が長い電荷結合
素子のフローティング接合形検出回路を提供することに
あろう 〔発明の概要〕 本発明は、電荷結合素子の最終段転送電極の隣シに設け
られた出力ゲートと、最終段転送電極下に存在する信号
電荷を出力ゲート下の障壁を介して転送し蓄積するフロ
ーティング拡散領域と、この領域と電圧を印加したリセ
ットゲート下のチャネルを介して導通状態となるドレイ
ン領域と、ゲートがフローティング拡散領域に接続され
ているＭＯＳＦＥＴを用いたソースホロア回路とから成
る電荷転送素子の出力回路において、電荷結合素子のチ
ャネルと反対導電形チャネルのＭＯＳＦＥＴを用いたソ
ースホロア回路を有することを特徴とする電荷結合素子
の出力回路を提供すＳ。
以下本発明の一実施例を図面によって説明する。
第１図は本発明の実施例であるフローティング接合形検
出回路の構成図である。像形転送チャネルである電荷結
合素子の出力回路にｐチャネルＭＯ８ＦＥＴを用いたソ
ースホロア回路（１０７）を設けたことを特徴とするも
のであるｏｐチャネルＭＯ８ＦＦｆＴのドレイン（１０
８）には負荷抵抗（１１０）を介してドレイン電圧（Ｖ
Ｄ）を印加する０ソ＝ス（１０９）は接地する。出力端
子（１１１）は負荷抵抗（１１０）とドレイン（１０８
）の間から取る。
出回路の構成図である。像形転送チャネルである電荷結
合素子の出力回路にｐチャネルＭＯ８ＦＥＴを用いたソ
ースホロア回路（１０７）を設けたことを特徴とするも
のであるｏｐチャネルＭＯ８ＦＦｆＴのドレイン（１０
８）には負荷抵抗（１１０）を介してドレイン電圧（Ｖ
Ｄ）を印加する０ソ＝ス（１０９）は接地する。出力端
子（１１１）は負荷抵抗（１１０）とドレイン（１０８
）の間から取る。
順次転送され最終段転送電極（１０１）下に存在する信
号電荷は、印加電圧（Ｖｐ３）がＬになると出力ゲート
（１０２）を経てフローティング拡散領域（１０３）内
に転送される。フローティング拡散領域（１０３）とこ
の下の半導体におけるｐｎ接合の空乏層容量とＭＯＳＦ
ＥＴのゲー） （１０４）の容量と７０−テイング拡敵
領域（１０３）と出力ゲート（１０２）及びリセットゲ
ート（１０５）間の容量から成る全容量にこの転送され
た信号電荷量だけ増加した電荷が蓄積される。
号電荷は、印加電圧（Ｖｐ３）がＬになると出力ゲート
（１０２）を経てフローティング拡散領域（１０３）内
に転送される。フローティング拡散領域（１０３）とこ
の下の半導体におけるｐｎ接合の空乏層容量とＭＯＳＦ
ＥＴのゲー） （１０４）の容量と７０−テイング拡敵
領域（１０３）と出力ゲート（１０２）及びリセットゲ
ート（１０５）間の容量から成る全容量にこの転送され
た信号電荷量だけ増加した電荷が蓄積される。
従って、フローティング拡散領域（１０３）の電位（Ｖ
ｄ）は、この領域における静電容量（Ｃ）と、この領域
に流入する信号電荷量（Ｑ）と、この領域におけるリセ
ットレベル（ＶＢ）とで定まシ１、Ｖｄ＝ ＶＲ−Ｑ／
Ｃ なる関係が成立する。なお、リセットゲート（１０５）
の印加電圧（ＶＲ８）がＨになると、ブローティング領
域（１０３）内に転送された信号電荷はドレイン領域（
１０６）へ排出される。転送される信号電荷量により変
化する７０−テイング拡教領域（１０３）の電位ＣＶｄ
） ’ｒ： ｐチャネルＭＯ８ＦＥＴを用いたソースホ
ロア回路（１０７）によシ出力電圧（ｖｏｕｔ） Ｋ変
換する。
ｄ）は、この領域における静電容量（Ｃ）と、この領域
に流入する信号電荷量（Ｑ）と、この領域におけるリセ
ットレベル（ＶＢ）とで定まシ１、Ｖｄ＝ ＶＲ−Ｑ／
Ｃ なる関係が成立する。なお、リセットゲート（１０５）
の印加電圧（ＶＲ８）がＨになると、ブローティング領
域（１０３）内に転送された信号電荷はドレイン領域（
１０６）へ排出される。転送される信号電荷量により変
化する７０−テイング拡教領域（１０３）の電位ＣＶｄ
） ’ｒ： ｐチャネルＭＯ８ＦＥＴを用いたソースホ
ロア回路（１０７）によシ出力電圧（ｖｏｕｔ） Ｋ変
換する。
第２図及び第３図に、ソースホロア回路のｐチャネルＭ
Ｏ８ＦＥＴを含む電荷転送素子の出力回路装置の断面図
を示す。実際の素子としては第２図に示すような、ｎ形
半導体基板中にｐ形つェルを形成し、この領域内に電荷
転送素子を形成する素子麦、又第３図に示すようなｐ形
半導体基板中にｎ形つェルを形成し、この領域内にソー
スホロア回路のｐチャネルＭＯ８ＦＥＴを形成する素子
がある０第４図に、第１図に示した出力回路において、
最終段転送電極（１０１）の印加電圧（Ｖｐ３）とリセ
ットゲート（１０５）の印加電圧（Ｖ、、）と出力電圧
（ｖｏｕｔ）の電圧波形の関係を示す。７０−テイング
拡敵領域（１０３）とリセットゲート（１０５）は容量
結合しておりリセットゲート（１０５）にリセット電圧
（Ｖ、、 ）が印加されるとフローティング拡散領域（
１０３）にも電圧が印加され出力電圧にリセットノイズ
αＤが生じる。リセットノイズ（財）の立ち上り（Ｃｘ
、Ｃ２，Ｃ３）において電荷結合素子の転送チャネル
と反対導電形であるｐチャネルＭＯ８ＦＥＴはＯＦＦ状
態となシトレイン電圧（ｖＤ）が負荷抵抗（１１０）を
介して出力端子（１１１）より出力されるつりセットノ
イズＩの立と下がり（ＤＩ 、Ｄ２ 、Ｄ３ 、Ｄ４
、Ｄ５ ）において電荷結合素子の転送チャネルと反対
導電形であるｐチャネルＭｏ５ｉ’ｇ’ｒはＯＮ状態と
な′シリセットレベルに急激に下がる。
Ｏ８ＦＥＴを含む電荷転送素子の出力回路装置の断面図
を示す。実際の素子としては第２図に示すような、ｎ形
半導体基板中にｐ形つェルを形成し、この領域内に電荷
転送素子を形成する素子麦、又第３図に示すようなｐ形
半導体基板中にｎ形つェルを形成し、この領域内にソー
スホロア回路のｐチャネルＭＯ８ＦＥＴを形成する素子
がある０第４図に、第１図に示した出力回路において、
最終段転送電極（１０１）の印加電圧（Ｖｐ３）とリセ
ットゲート（１０５）の印加電圧（Ｖ、、）と出力電圧
（ｖｏｕｔ）の電圧波形の関係を示す。７０−テイング
拡敵領域（１０３）とリセットゲート（１０５）は容量
結合しておりリセットゲート（１０５）にリセット電圧
（Ｖ、、 ）が印加されるとフローティング拡散領域（
１０３）にも電圧が印加され出力電圧にリセットノイズ
αＤが生じる。リセットノイズ（財）の立ち上り（Ｃｘ
、Ｃ２，Ｃ３）において電荷結合素子の転送チャネル
と反対導電形であるｐチャネルＭＯ８ＦＥＴはＯＦＦ状
態となシトレイン電圧（ｖＤ）が負荷抵抗（１１０）を
介して出力端子（１１１）より出力されるつりセットノ
イズＩの立と下がり（ＤＩ 、Ｄ２ 、Ｄ３ 、Ｄ４
、Ｄ５ ）において電荷結合素子の転送チャネルと反対
導電形であるｐチャネルＭｏ５ｉ’ｇ’ｒはＯＮ状態と
な′シリセットレベルに急激に下がる。
従って、消費電力を少なくするため負荷抵抗（１１０）
を大きくしても出力電圧における零レベル期間（Ｔｚ４
１．Ｔｚ４２）及び信号期間（Ｔｓ４ｔ ＃ＴＳ４２）
は短かくならず、後段の信号処理が行ないやすく、又信
号の電力も大きくなる。
を大きくしても出力電圧における零レベル期間（Ｔｚ４
１．Ｔｚ４２）及び信号期間（Ｔｓ４ｔ ＃ＴＳ４２）
は短かくならず、後段の信号処理が行ないやすく、又信
号の電力も大きくなる。
なお１本発明は上述した実施例に限定されるものでなく
、その要旨を脱しない範囲で変更してもよい。例えば半
導体基板の導電形を反対にしてもよい０又、ソースホロ
ア回路は最も基本的な回路であるため電荷転送チャネル
と反対導電形チャネルのＭＯＳＦＥＴを用いて他の回路
設計も可能であるＯ 〔発明の効果〕 本発明によれば電荷結合素子のチャネルと反対導電形チ
ャネルのＭＯ８１Ｔｔ−用いたソースホロア回路を用い
たことにより、低消費電力で出力電圧の零レベル期間及
び信号期間が長い電荷結合素子のフローティング接合形
検出回路を得ることができる０
、その要旨を脱しない範囲で変更してもよい。例えば半
導体基板の導電形を反対にしてもよい０又、ソースホロ
ア回路は最も基本的な回路であるため電荷転送チャネル
と反対導電形チャネルのＭＯＳＦＥＴを用いて他の回路
設計も可能であるＯ 〔発明の効果〕 本発明によれば電荷結合素子のチャネルと反対導電形チ
ャネルのＭＯ８１Ｔｔ−用いたソースホロア回路を用い
たことにより、低消費電力で出力電圧の零レベル期間及
び信号期間が長い電荷結合素子のフローティング接合形
検出回路を得ることができる０
第１図は本発明の一実施例を示す電荷結合素子の出力回
路の構成図、第２図及び第３図は本発明の一実施例を示
すソースホロワ回路のＭＯＳＦＥＴを含む電荷結合素子
の出力回路の断面図、第４図は本発明の一実施例におけ
る最終段転送電極に印加する電圧（Ｖｐ３） ｓ リ
セット電圧（ｖＲｓ）及び出力電圧（ｖＯＬｌｔ）との
関係を示す電圧波形図、第５図は従来の一例を示す電荷
結合素子の出力回路構成図、第６図は従来の一例におけ
る最終段転送電極に印加する電圧（ｖｐ３） ｈ リセ
ット電圧（Ｖ、、）及び出力電圧（ｖＯＬｌｔｌｐ ｖ
ｏｕｔ２ ）との関係を示す電圧波形である。 １０１．５０１・・・最終段転送電極、１０２、５０２
・・・出力ゲート、 １０３．５０３・・・、・・フローティング拡散領域、
１０４．５０４・・・ソースホロア回路のＭＯＳＦＥＴ
のゲート、１０５．５０５・・・リセットゲート、１０
６．５０６・・・ドレイン、 １０７．５０７・・・ソースホロア回路、１０８．５０
８・・・ソースホロア回路のＭＯＳＦＥＴのドレイン、
１０９．５０９・・・ソースホロア回路のＭＯＳＦＥＴ
のソース、１１０．５１０・・・負荷抵抗、 １１１．５１１・・・出“力、端子。 第１図 第２図 第３図 ■ ｓ４図 第５図 第６図
路の構成図、第２図及び第３図は本発明の一実施例を示
すソースホロワ回路のＭＯＳＦＥＴを含む電荷結合素子
の出力回路の断面図、第４図は本発明の一実施例におけ
る最終段転送電極に印加する電圧（Ｖｐ３） ｓ リ
セット電圧（ｖＲｓ）及び出力電圧（ｖＯＬｌｔ）との
関係を示す電圧波形図、第５図は従来の一例を示す電荷
結合素子の出力回路構成図、第６図は従来の一例におけ
る最終段転送電極に印加する電圧（ｖｐ３） ｈ リセ
ット電圧（Ｖ、、）及び出力電圧（ｖＯＬｌｔｌｐ ｖ
ｏｕｔ２ ）との関係を示す電圧波形である。 １０１．５０１・・・最終段転送電極、１０２、５０２
・・・出力ゲート、 １０３．５０３・・・、・・フローティング拡散領域、
１０４．５０４・・・ソースホロア回路のＭＯＳＦＥＴ
のゲート、１０５．５０５・・・リセットゲート、１０
６．５０６・・・ドレイン、 １０７．５０７・・・ソースホロア回路、１０８．５０
８・・・ソースホロア回路のＭＯＳＦＥＴのドレイン、
１０９．５０９・・・ソースホロア回路のＭＯＳＦＥＴ
のソース、１１０．５１０・・・負荷抵抗、 １１１．５１１・・・出“力、端子。 第１図 第２図 第３図 ■ ｓ４図 第５図 第６図
Claims (1)
- 電荷結合素子の最終段転送電極に隣接して設けられた
出力ゲートと、この出力ゲート下の障壁を介して転送さ
れた前記最終段転送電極下に存在する信号電荷が蓄積さ
れるフローティング拡散領域と、電圧を印加したリセッ
トゲート下のチャネルを介して前記フローティング拡散
領域と導通状態となるドレイン領域と、前記フローティ
ング拡散領域に接続されているゲートを有するＭＯＳＦ
ＥＴを用いたソースホロア回路とから成る電荷転送素子
の出力回路において、前記ソースホロア回路に用いられ
るＭＯＳＦＥＴのチャネルが前記電荷結合素子の転送チ
ャネルと反対導電形であることを特徴とする電荷結合素
子の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026359A JPS61187367A (ja) | 1985-02-15 | 1985-02-15 | 電荷結合素子の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026359A JPS61187367A (ja) | 1985-02-15 | 1985-02-15 | 電荷結合素子の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187367A true JPS61187367A (ja) | 1986-08-21 |
Family
ID=12191287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026359A Pending JPS61187367A (ja) | 1985-02-15 | 1985-02-15 | 電荷結合素子の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179276A (ja) * | 1989-12-06 | 1991-08-05 | Mitsubishi Electric Corp | 電荷検出回路 |
-
1985
- 1985-02-15 JP JP60026359A patent/JPS61187367A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179276A (ja) * | 1989-12-06 | 1991-08-05 | Mitsubishi Electric Corp | 電荷検出回路 |
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