JPH01209814A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01209814A JPH01209814A JP63035945A JP3594588A JPH01209814A JP H01209814 A JPH01209814 A JP H01209814A JP 63035945 A JP63035945 A JP 63035945A JP 3594588 A JP3594588 A JP 3594588A JP H01209814 A JPH01209814 A JP H01209814A
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- JP
- Japan
- Prior art keywords
- channel mos
- run
- terminal
- lister
- transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の回路構成に関するものであり
、特に３ステート出力を有する回路に関するものである
。
、特に３ステート出力を有する回路に関するものである
。
従来のＣ−ＭＯＳの３ステ一ト出力回路の一般的な構成
を第２図に示す。すなわち、電源端子９と接地端子との
間にＰチャネルＭＯＳトランジスタ５とＮチャネルＭＯ
Ｓラドランジスタロとを直列接続し、その２つのＭＯＳ
トランジスタの接続点を出力端子９に接続し、入力端子
７からの入力信号と制御端子８からの制御信号の反転信
号とをゲートに入力するＮＡＮＤゲート１２の出力をＰ
チャネルＭＯＳトランジスタ５のゲートに入力させ、入
力端子７からの入力信号と制御端子８からの制御信号と
をゲートに入力するＮＯ’Ｒゲート１３の出力をＮチャ
ネルＭＯＳ）ランジスタロのゲートに入力させた構成で
ある。
を第２図に示す。すなわち、電源端子９と接地端子との
間にＰチャネルＭＯＳトランジスタ５とＮチャネルＭＯ
Ｓラドランジスタロとを直列接続し、その２つのＭＯＳ
トランジスタの接続点を出力端子９に接続し、入力端子
７からの入力信号と制御端子８からの制御信号の反転信
号とをゲートに入力するＮＡＮＤゲート１２の出力をＰ
チャネルＭＯＳトランジスタ５のゲートに入力させ、入
力端子７からの入力信号と制御端子８からの制御信号と
をゲートに入力するＮＯ’Ｒゲート１３の出力をＮチャ
ネルＭＯＳ）ランジスタロのゲートに入力させた構成で
ある。
電源電位と接地電位間の振幅をもつ制御端子８からの制
御信号がハイレベルのとき、ＮＡＮＤゲー）１２及びＮ
ＯＲゲート１３の出力は入力端子１の入力信号に無関係
に、それぞれノ１イレベル及びロウレベルとなり、Ｐチ
ャネルＭＯＳトランジスタ５及びＮチャネルＭＯＳ）ラ
ンジスタロはオフ状態となる。従って、出力端子９はノ
１イインピーダンス状態となる。
御信号がハイレベルのとき、ＮＡＮＤゲー）１２及びＮ
ＯＲゲート１３の出力は入力端子１の入力信号に無関係
に、それぞれノ１イレベル及びロウレベルとなり、Ｐチ
ャネルＭＯＳトランジスタ５及びＮチャネルＭＯＳ）ラ
ンジスタロはオフ状態となる。従って、出力端子９はノ
１イインピーダンス状態となる。
また、制御端子８からの制御信号がロウレベルのとぎは
、入力端子７の入力信号に対し、ＮＡＮＤゲート１２及
びＮＯＲゲート１３はそれぞれインバータとして動作す
るため、出力端子９は入力端子７の入力信号に対して、
インバータ２段の回路として動作する。
、入力端子７の入力信号に対し、ＮＡＮＤゲート１２及
びＮＯＲゲート１３はそれぞれインバータとして動作す
るため、出力端子９は入力端子７の入力信号に対して、
インバータ２段の回路として動作する。
上述の従来回路は、全体のトランジスタ数がＰチャネル
ＭＯ８）ランジスタロ個とＮチャネルＭＯＳトランジス
タ６個で構成される為、トランジスタ数が多くチップ占
有面積が大きくなるという欠点があった。
ＭＯ８）ランジスタロ個とＮチャネルＭＯＳトランジス
タ６個で構成される為、トランジスタ数が多くチップ占
有面積が大きくなるという欠点があった。
また、回路を制御する制御信号として互いに逆相の信号
が必要な為、回路構成が複雑になる欠点があった。
が必要な為、回路構成が複雑になる欠点があった。
よって、本発明の目的は、回路を構成するトランジスタ
数を減らし、チップ占有面積を小さくし、かつ回路を制
御する制御信号を減らして、簡略化される３ステ一ト出
力回路を提供することにある。
数を減らし、チップ占有面積を小さくし、かつ回路を制
御する制御信号を減らして、簡略化される３ステ一ト出
力回路を提供することにある。
本発明によれば、電流、接地端子間に直列接続された第
１の極性のＭＯＳ）ランリスタと第２の極性の第２及び
第３のＭＯＳ）ランリスタと、第１のＭＯＳ）ランリス
タと並列に接続された前記、第１の極性の第４のＭＯＳ
）ランリスタと前記第１及び第２のＭＯＳ）ランリスタ
のゲートに制御信号を与える制御端子と、前記第４のＭ
ＯＳ）ランリスタのゲートに入力信号を与える入力端子
と前記第３のＭＯＳ）ランリスタのゲートに電源端子が
接続され、かつ電源、接地端子間に直列接続された前記
第１の極性の第５のＭＯＳ）ランリスタ及び第２の極性
の第６のＭＯＳ）ランリスタのゲートにそれぞれ第１及
び第３のＭＯＳ）ランリスタのドレインが入力され、第
５及び第６のＭＯＳ）ランリスタの接続点から、出力信
号を導出する出力端子とを有する半導体集積回路を得る
。
１の極性のＭＯＳ）ランリスタと第２の極性の第２及び
第３のＭＯＳ）ランリスタと、第１のＭＯＳ）ランリス
タと並列に接続された前記、第１の極性の第４のＭＯＳ
）ランリスタと前記第１及び第２のＭＯＳ）ランリスタ
のゲートに制御信号を与える制御端子と、前記第４のＭ
ＯＳ）ランリスタのゲートに入力信号を与える入力端子
と前記第３のＭＯＳ）ランリスタのゲートに電源端子が
接続され、かつ電源、接地端子間に直列接続された前記
第１の極性の第５のＭＯＳ）ランリスタ及び第２の極性
の第６のＭＯＳ）ランリスタのゲートにそれぞれ第１及
び第３のＭＯＳ）ランリスタのドレインが入力され、第
５及び第６のＭＯＳ）ランリスタの接続点から、出力信
号を導出する出力端子とを有する半導体集積回路を得る
。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
すなわち、電源端子１０と接地端子間にＰチャネルＭＯ
Ｓトランジスタ２とＮチャネルＭＯＳ）ランリスタ３，
４とが直列に接続され、電源端子１０とＰチャネルＭＯ
Ｓトランジスタ２のドレイン間にはＰチャネルＭＯＳト
ランジスタ１のソース・ドレイン間が接続されている。
Ｓトランジスタ２とＮチャネルＭＯＳ）ランリスタ３，
４とが直列に接続され、電源端子１０とＰチャネルＭＯ
Ｓトランジスタ２のドレイン間にはＰチャネルＭＯＳト
ランジスタ１のソース・ドレイン間が接続されている。
このＰチャネルＭＯＳトランジスタ１のゲートには入力
信号を受ける入力端子７が接続されており、Ｐチャネル
ＭＯＳトランジスタ２とＮチャネルＭＯＳ）ランリスタ
３のゲートには制御信号を受ける制御端子８が接続され
、ＮチャネルＭＯＳ）ランリスタ４のゲートには電源端
子が接続されている。また、電源端子１０と接地端子間
に直列接続されたＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯＳ）ランジスタロの接続点は出力端子９と
接続され、ＰチャネルＭＯＳトランジスタ５のゲート及
びＮチャネルＭＯＳ）ランジスタロのゲートにはそれぞ
れＰチャネルＭＯＳトランジスタ２及びＮチャネルＭＯ
Ｓトタンジスタ４のドレインが入力されている。
信号を受ける入力端子７が接続されており、Ｐチャネル
ＭＯＳトランジスタ２とＮチャネルＭＯＳ）ランリスタ
３のゲートには制御信号を受ける制御端子８が接続され
、ＮチャネルＭＯＳ）ランリスタ４のゲートには電源端
子が接続されている。また、電源端子１０と接地端子間
に直列接続されたＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯＳ）ランジスタロの接続点は出力端子９と
接続され、ＰチャネルＭＯＳトランジスタ５のゲート及
びＮチャネルＭＯＳ）ランジスタロのゲートにはそれぞ
れＰチャネルＭＯＳトランジスタ２及びＮチャネルＭＯ
Ｓトタンジスタ４のドレインが入力されている。
ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳ）
ランリスタ３とＮチャネルＭＯＳ）ランリスタ４が互い
に同時にオンした場合にはＰチャネルＭＯＳトランジス
タ１とＮチャネルＭＯＳ）ランリスタ３とＮチャネルＭ
ＯＳ）ランリスタ４はＰチャネルＭＯＳトランジスタ１
及びＮチャネルＭＯＳ）ランリスタ４のドレイン電位が
ノ１イレベルを出力するのに十分なトランジスタ寸法に
設計されている。
ランリスタ３とＮチャネルＭＯＳ）ランリスタ４が互い
に同時にオンした場合にはＰチャネルＭＯＳトランジス
タ１とＮチャネルＭＯＳ）ランリスタ３とＮチャネルＭ
ＯＳ）ランリスタ４はＰチャネルＭＯＳトランジスタ１
及びＮチャネルＭＯＳ）ランリスタ４のドレイン電位が
ノ１イレベルを出力するのに十分なトランジスタ寸法に
設計されている。
次にこの回路の動作を説明する。
制御端子８の制御号がロウレベルのとき、ＰチャネルＭ
ＯＳ）ランリスタ２がオンし、ＮチャネルＭＯＳ）ラン
リスタ３はオフする。従ってＰチャネルＭＯＳ）ランリ
スタ５のゲート入力はハイレベルとなり、ＰチャネルＭ
ＯＳ）ランリスタ５はオフとなる。また、ＮチャネルＭ
ＯＳ）ランリスタ４は常にオンしていることから、Ｎチ
ャネルＭＯＳ）ランジスタロのゲート入力はロウレベル
となり、ＮチャネルＭＯＳ）ランジスタロはオフし、出
力端子９は入力端子７０入力信号に無関係にハイインピ
ーダンス状態となる。
ＯＳ）ランリスタ２がオンし、ＮチャネルＭＯＳ）ラン
リスタ３はオフする。従ってＰチャネルＭＯＳ）ランリ
スタ５のゲート入力はハイレベルとなり、ＰチャネルＭ
ＯＳ）ランリスタ５はオフとなる。また、ＮチャネルＭ
ＯＳ）ランリスタ４は常にオンしていることから、Ｎチ
ャネルＭＯＳ）ランジスタロのゲート入力はロウレベル
となり、ＮチャネルＭＯＳ）ランジスタロはオフし、出
力端子９は入力端子７０入力信号に無関係にハイインピ
ーダンス状態となる。
次に、制御端子８の制御信号がハイレベルのときには、
ＰチャネルＭＯＳ）ランリスタ２はオフし、Ｎチャネル
ＭＯＳ）ランリスタ３はオンする。
ＰチャネルＭＯＳ）ランリスタ２はオフし、Ｎチャネル
ＭＯＳ）ランリスタ３はオンする。
ここで入力端子７の入力信号がハイレベルのときには、
ＰチャネルＭＯＳ）ランリスタ１はオフし、Ｐチャネル
ＭＯＳ）ランリスタ５及びＮチャネルＭＯＳ）ランジス
タロのゲート入力は、ＮチャネルＭＯＳ）ランリスタ４
が常にオンしていることからロウレベルとなり、Ｐチャ
ネルＭＯＳ）ランリスタ５はオン、ＮチャネルＭＯＳ）
ランジスタロはオフし、出力端子９はハイレベルを出力
する。また、入力端子７の入力信号がロウレベルのとき
には、ＰチャネルＭＯＳ）ランリスタ１がオンする。
ＰチャネルＭＯＳ）ランリスタ１はオフし、Ｐチャネル
ＭＯＳ）ランリスタ５及びＮチャネルＭＯＳ）ランジス
タロのゲート入力は、ＮチャネルＭＯＳ）ランリスタ４
が常にオンしていることからロウレベルとなり、Ｐチャ
ネルＭＯＳ）ランリスタ５はオン、ＮチャネルＭＯＳ）
ランジスタロはオフし、出力端子９はハイレベルを出力
する。また、入力端子７の入力信号がロウレベルのとき
には、ＰチャネルＭＯＳ）ランリスタ１がオンする。
このときＮチャネルＭＯＳ）ランリスタ３．４がオンし
ていることから、直列接続しているＰチャネルＭＯＳ）
ランリスタ１とＮチャネルＭＯＳ）ランリスタ３，４に
は電源端子１０から接地端子に対して、直流電流のパス
を生じ、ＰチャネルＭＯＳ）ランリスタ１及びＮチャネ
ルＭＯＳ）ランリスタ３．４のトランジスタ寸法の比に
より、ＰチャネルＭＯＳ）ランリスタ５とＮチャネルＭ
ＯＳ）ランジスタロのゲート入力にハイレベルを供給す
る。
ていることから、直列接続しているＰチャネルＭＯＳ）
ランリスタ１とＮチャネルＭＯＳ）ランリスタ３，４に
は電源端子１０から接地端子に対して、直流電流のパス
を生じ、ＰチャネルＭＯＳ）ランリスタ１及びＮチャネ
ルＭＯＳ）ランリスタ３．４のトランジスタ寸法の比に
より、ＰチャネルＭＯＳ）ランリスタ５とＮチャネルＭ
ＯＳ）ランジスタロのゲート入力にハイレベルを供給す
る。
よって、ＰチャネルＭＯＳ）ランリスタ５はオフ、Ｎチ
ャネルＭＯＳ）ランジスタロはオンし、出力端子９はロ
ウレベルを出力する。
ャネルＭＯＳ）ランジスタロはオンし、出力端子９はロ
ウレベルを出力する。
以上の説明から明らかなように、本発明による回路は、
全体のトランジスタ数がＰチャネルＭＯＳトランジスタ
３個、ＮチャネルＭＯＳ）ランジスタロ個で構成される
為、トランジスタ数が少なくチップ占有面積を小さくす
ることができる。また、従来の回路に必要だった逆相の
信号が不要なことから回路構成を細路化できる効果があ
る。
全体のトランジスタ数がＰチャネルＭＯＳトランジスタ
３個、ＮチャネルＭＯＳ）ランジスタロ個で構成される
為、トランジスタ数が少なくチップ占有面積を小さくす
ることができる。また、従来の回路に必要だった逆相の
信号が不要なことから回路構成を細路化できる効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
のＣ−ＭＯＳのスリーステート出力回路の一例を示す回
路図である。 図において、 １．２．５・・・・・・ＰチャネルＭＯＳ）ランリスタ
、３．４．６・・・・・・ＮチャネルＭＯＳ）ランリス
タ、７・・・・・・入力端子、８・・・・・・制御端子
、９・・・・・・出力端子、ｌＯ・・・・・・電源端子
、１１・・・・・・インバータ、１２・・・・・・ＮＡ
ＮＤゲート、１３・・・・・・ＮＯＲゲート。 代理人 弁理士 内 原 音 声 ｆ 図 茅 ２Ｖ！！Ｊ
のＣ−ＭＯＳのスリーステート出力回路の一例を示す回
路図である。 図において、 １．２．５・・・・・・ＰチャネルＭＯＳ）ランリスタ
、３．４．６・・・・・・ＮチャネルＭＯＳ）ランリス
タ、７・・・・・・入力端子、８・・・・・・制御端子
、９・・・・・・出力端子、ｌＯ・・・・・・電源端子
、１１・・・・・・インバータ、１２・・・・・・ＮＡ
ＮＤゲート、１３・・・・・・ＮＯＲゲート。 代理人 弁理士 内 原 音 声 ｆ 図 茅 ２Ｖ！！Ｊ
Claims (1)
- 電源、接地端子間に直列接続された第１の極性のＭＯＳ
トランジスタと第２の極性の第２及び第３のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタと並列に接続さ
れた前記第１の極性の第４のＭＯＳトランジスタと前記
第１及び第２のＭＯＳトランジスタのゲートに制御信号
を与える制御端子と、前記第４のＭＯＳトランジスタの
ゲートに入力信号を与える入力端子と前記第３のＭＯＳ
トランジスタのゲートに電源端子が接続され、かつ電源
、接地端子間に直列接続された前記第１の極性の第５の
ＭＯＳトランジスタ及び第２の極性の第６のＭＯＳトラ
ンジスタのゲートにそれぞれ第１及び第３のＭＯＳトラ
ンジスタのドレインが入力され、第５及び第６のＭＯＳ
トランジスタの接続点から、出力信号を導出する出力端
子とを有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035945A JPH01209814A (ja) | 1988-02-17 | 1988-02-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035945A JPH01209814A (ja) | 1988-02-17 | 1988-02-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209814A true JPH01209814A (ja) | 1989-08-23 |
Family
ID=12456128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035945A Pending JPH01209814A (ja) | 1988-02-17 | 1988-02-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209814A (ja) |
-
1988
- 1988-02-17 JP JP63035945A patent/JPH01209814A/ja active Pending
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