JPH03180073A - Ｍｏｓｆｅｔ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＭＯＳＦＥＴ装置、特に所望の関数形のＩｄ　
Ｖａ特性を得ることができるＭＯＳＦＥＴ装置に関する
ものである。

（従来の技術） ＭＯＳＦＥＴのドレイン電流はゲート電圧とドレイン電
圧の関数である。この関係は非飽和領域においては、ド
レイン電圧の２次関数であり、飽和領域においてはドレ
イン電圧によらずに一定であり、その関数形は決まって
いる。そこで、従来のＭＯＳＦＥＴ素子設計では電流を
決める関数全体にかかる係数を設定しており、Ｔｄ　Ｖ
ａ特性の関数形は変更することはできなかった。また、
所望の関数形の！、−１，特性を有するＭＯＣＦＥＴは
存在していなかった。

一方、関数発生器はファンクションジェネレータあるい
は非線形なシステムをアナログ・コンピュータで解析す
る場合に用いられてきたが、ファジィ・コンピュータの
要素としての応用が注目されている。すなわち、１９８
０年代に入って、ファジィ制御の実用化が始まったが、
従来のデイジル・コンピュータはファジィ情報を処理す
るには適していないため、ファジィ情報を効率的にかつ
高速処理し、消費電力の少ないファジィコントロール専
用のコンピュータの開発が要請されている。そこで、フ
ァジィ集合を記述する各種メンバーシップ関数を内蔵す
るＩＣとファジィ論理を処理するＩＣがあればファジィ
集合を従来のデジタル・コンピュータで処理することに
より簡単に行なえる。

一方、ファジィ論理を処理するためには種々の関数発生
器が必要である。現在の技術では、関数発生器は非線形
な関数を折線で近似し、ダイオード、抵抗定電圧源、定
電流源を用いて構成されている。

（発明が解決しようとする課題） ダイオード、抵抗、定電流源等の種々の素子から＋ｉ戒
される関数発生器は部品点数が多すぎる欠点がある。特
に、精度を高めようとするには多数の素子が必要になっ
てしまう。一方策積回路の製造技術を用いれば、電極領
域の幾何学的なパターンを所望の形状に設定することが
できる。

従って、本発明の目的は、各電極領域のパターン形状を
適切に設定することにより所望の関数形のｔ、−Ｖ、特
性が得られるＭＯＳＦＥＴ装置を提供するものである。

（課題を解決するための手段） 本発明によるＭＯＳＦＥＴ装置は、　一導電形の半導体
基体と、反対導電形のソース領域と、同じく反対導電形
ドレイン領域と、これら領域の電極と、前記ソース領域
とドレイン領域との間に位置するチャネル領域と、この
チャネル領域から絶縁層によって分離されているゲート
電極とを具えるＭＯＳＦＥＴ装置において、 前記ゲート電極のドレイン側端部の少なくとも一部を、
絶縁層を介してドレイン領域と重なり合わないように形
成し、ドレイン電圧に応じて所定の関数形のドレイン電
流が得られるように構成したことを特徴とするものであ
る。

（作　用） ゲート電極のドレイン側端部が絶縁層を介してドレイン
領域と重なり合っていない場合（本明細書において、こ
の重畳していない部分を「ギヤ・ンブ区域」と称するこ
とにする）、このギャップ区域には反転層が形成されず
、従ってチャネルが形成されないことになる。一方ドレ
イン領域の周線にはｐｎ接合が形成されるから、ドレイ
ン領域の周縁に空乏層が形成される。この空乏層は、ド
レイン電圧が増大するにつれて拡大し、ゲート電極側の
端部においてはゲート電極側にはり出すように徐々に拡
大する。そして、空乏層の端部がゲート電極端部の真下
まで広がると、チャネルと接続するような形態となり、
このドレイン空乏層がキャリアに対してドレインとして
機能し、この結果ギャップ区域にもチャネルが形成され
ることになる。従って、ゲート電極とドレイン領域との
間に、距離が変化するギャップ区域を形成すれば、ドレ
イン電圧が徐々に増大するにつれてチャネル幅も徐々に
増大し、従ってドレイン電流が増大する。

そして、ドレイン電流の増加形態はギャップ形状にほぼ
対応し、例えばギャップ長がステップ状に変化するギャ
ップ部を形成すれば、ドレイン電圧が増大するにつれて
ステップ状に増大するドレイン電流が形成され、ギャッ
プ長が線形に変化するギャップ部を形成すれば、はぼ線
形に増加するドレイン電流が得られる。本発明はこのよ
うな認識に基づくものであり、ギャップ形状や基板の不
純物濃度を適切に設定し、所望の関数形の出力特性が得
られるＭＯＳＦＥＴ装置を提供しようとするものである
。従って、本発明によれば、ゲート電極とドレイン領域
との間のギャップを適切に設計することにより、１個の
ＦＥＴ装置を用いるだけで所望の関数形の関数発生器を
実現することができる。

（実施例） 第１図は本発明によるＭＯＳＦＥＴ装置の一例の構成を
示すものであり、第１図ａは平面図、第１図すはＩ−１
線で切った断面図、第１図Ｃは■−ｎ線で切った断面図
、第１図ｄは模式的平面図である。本例では、ステップ
状のドレイン電流を出力するＰチャネルＭＯＳＦＥＴの
設計例について説明する。ｎ形の基板１を用い、ボロン
拡散によりＰ形のソース領域２及びドレイン領域３を形
成する。従って、ドレイン領域のｎ影領域と接する周縁
にｐｎ接合および空乏層が形成される。これらソース及
びドレイン領域２及び３は矩形状に形威し、これらソー
ス領域とドレイン領域との間にｐチャネルを形成する。

基板１の表面に　Ｓｉｎｇより威る絶縁層４を形威し、
この絶縁層上のチャネルが形成される部分にゲート電極
５を形成する。

さらに、絶縁層４のソース及びドレイン領域に対応する
部分にソース電極６及びドレイン電極７をそれぞれ形成
する。第１図ａに示すように、ソース領域２のゲート電
極側の端部とゲート電極のソース領域側の端部は、絶縁
層４をはさんで互いに重なり合うように形成する。一方
、ゲート電極のドレイン側端部は、チャネルと直交する
方向に沿って順次ドレイン領域に近づくように階段状に
形成し、階段部５ａだけが絶縁層４を介してドレイン領
域３と重なり合い、残りの２個の階段部５ｂ及び５ｃは
ドレイン領域と重なり合わないように形威し、ギャップ
区域を形成する。第１図ｄに示すように、階段部５ａ〜
５Ｃのチャネルと直交する方向の幅をそれぞれＷ、、Ｗ
、およびＷ３とし、階段部５ｂ及び５ｃのギャップ長（
ゲート電極端からドレイン領域の端部までの距Ｍ）を１
２及び１３とする。

第２図は第１図に示すＭＯＣＦＥＴ装置のｌ４Ｖａ特性
を示す模式的グラフである。横軸はドレイン電圧（Ｖ４
）を示し、縦軸ばドレイン電流（Ｉ４）を示す。尚、こ
れらｖ４及びＩ４は相対値である。尚、ｐｎ接合は階段
接合として取り扱う。

ゲート電極に適当なゲートバイアスを印加し、ドレイン
電圧ｖ４を徐々に増大すると１４も徐々に増大し第１の
飽和領域に達する。このとき、■。

はまだ低いため階段部５ｂ及び５Ｃの区域に形成される
空乏層がゲート電極の真下まで広がらず、階段部５ａの
部分だけにチャネルが形成され、幅ＷＩに相当する量の
ドレイン電流が流れる。さらに、■４が増大しく１２）
　　に相当する電圧に達すると、階段部５’ｂの空乏層
がゲート電極真下までに広がり、このギャップ区域にも
チャネルが形威され、（Ｗ、＋Ｗｚ）に相当するドレイ
ン電流が流れる。さらに、ドレイン電圧を増大させると
、階段部５ｃに形威される空乏層がゲート電極まで広が
り、ギャップ区域にもチャネルが形威され、（Ｗ、＋Ｗ
ｚ）に相当するドレイン電流が流れる。このように、ギ
ャップ長の異なる３個のギャップ区域を形成するだけで
、３段階にステップ状に変化するドレイン電流を出力す
ることができる。

第３図は本発明の第２実施例を示すものであり、第３図
ａは各領域の構成を示す線図的平面図、第３図すはｔ、
−Ｖ、特性の実測値を示すグラフである。本例では、ド
レイン電流がほぼ線形に増加するｐチャネルＭＯＳＦＥ
Ｔ装置の設計例を説明する。ｎ形基板に矩形のＰ形のソ
ース領域ｌＯ及び矩形のｐ形ドレイン領域１１を形威し
、これらの領域間に絶縁層を介してゲート電極１２を形
成する。

ゲート電極は、ソース側端部においてソース領域と重畳
させる。一方、ドレイン側端部においては、その端縁を
、ドレイン領域１１のゲート側の端縁に対して角度φ＝
１３°傾斜した直線状に形成する。

そして、図面上の下側の区域においてゲート電極をドレ
イン領域に重畳させる。従って、ゲート電極とドレイン
領域との間にギャップ長が線形に変化するギャップ区域
１２が形威される。第３図すにおいて、実線は上述した
構成のＩａ　　Ｖｄ特性を示し、破線はソースとドレイ
ンとを入れ換えて測定した実測値を示す。ゲート電極と
ドレイン領域との間にギャップを形成した場合、ゲート
電圧ｖ６が一１２Ｖ〜−２０Ｖの範囲において、ドレイ
ン電流はドレイン電圧の増大に伴ってドレイン電流もほ
ぼ線形に増大している。一方、ソース領域とゲート電極
との間にギャップを形威した場合、ドレイン電圧が増大
すると飽和値に達している。この実測結果から、ゲート
電極とドレイン領域との間に形成したギャップ区域の空
乏層の伸長がＩ−Ｖａ特性に強く寄与していることが理
解できる。

第４図は本発明のＭＯＳＦＥＴの第３実施例を示すもの
であり、第４図ａはソース及びドレイン領域とゲート電
極の形状を示す線図的平面図、第４図すはそのＩ　、−
Ｖ、特性の実測値である。本例では、Ｉ４がｖ４に対し
てほぼ比例的に増大する設計例を示す。

比例特性を実現するには不純物濃度の薄い基板にｐｎ階
段接合によりソース及びドレイン領域を形威し、ゲート
幅をＶ４に比例して伸長させ、チャネル長をゲート幅に
反比例させればよい。

まず、ソース領域を矩形に形威し、ゲート電極をソース
領域端をＸ軸に平行にして、Ｙ軸方向のチャネル長がゲ
ート幅に反比例するように作る。

次にドレインとしてゲートのドレイン端を平行移動した
ものを考える。ギャップ側に等間隔で後退するｎ本の平
行移動曲線群を考える。本例では簡単のためこれを４本
の等間隔平行移動曲線群で示す。ここで、ソース・ゲー
ト端に垂直にゲート幅方向に等間隔でｎ等分し、その交
点をｎ個ステップで左右外側に向かって曲線間を結ぶ。

こうすれば、ギャップに比例したゲート幅で、ゲート幅
に反比例したゲート長が得られる。このゲート長をゲー
ト幅で積分するのでゲート幅の２乗つまりギャップの２
乗特性が得られる。階段接合であれば、この結果、第４
図すに示すドレイン電圧にほぼ比例したＩａＶａ特性が
得られた。

第５図は本発明の第４実施例を示す。本例では、ゲート
電極３２をソース及びドレイン側の両方において、楔状
の凹部を形威し、ソース領域３０及びドレイン領域３１
は楔状に形成する。ソース及びドレイン領域の楔角は２
θ＝５３°とした。また、ゲート電極とドレイン領域と
の間に形成したギャップの角度は１３°である。ソース
領域とドレイン領域の先端間の最小チヤネル長は５０μ
ｍである。このような構成のＦＥＴにおいて、ドレイン
領域の先端がゲート電極下に侵入するような３個のＦＥ
Ｔ装置を製作し、そのＩｄ　Ｖａ特性を実測した。

侵入量は０μｍｌ、１０ｕｎ＋及び２０μｍとし、その
実測結果を第６図ａ　−ｃにそれぞれ示す。尚、実線は
計算結果を示し、破線は実測値を示す。第６図ａ〜Ｃよ
り明らかなように、３個のＦＥＴ共にｖ４が増大しても
Ｉ４は飽和に達せず、ｖｄの増大に従ってＩ、も増大し
ている。またドレイン領域の先端の侵入量が大きくなる
に従ってドレイン電流も増大し、飽和に接近する傾向が
見られる。尚、ドレイン電圧が低い場合、電流増加の変
化が計算値より大きいことは、低濃度基板の場合空乏層
の広がりがより大きくなることに起因していると考えら
れる。従って、低濃度基板を用いた方が、製作時のクリ
アランスを広く設定できる利点がある。

第７図ａ及びｂは本発明のＭＯＳＦＥＴ装置の変形例を
示す線図的平面図である。第７図ａはソース領域４０と
ドレイン領域４１との間にドレイン側端部が円形をした
ゲート電極を形成した例を示す。

尚、ゲート電極のドレイン端は楕円形に形成することも
できる。第７図すに示す実施例では、ソース領域５０を
矩形とし、ドレイン領域５１に楔形の凹部を形威し、ゲ
ート電極５２のドレイン端を楔形に構成する。

次に、特性のシュごレーション結果について説明する 空乏領域が拡大し、ゲート幅が変化するというＭＯＳＦ
ＥＴのもでる計算を従来の不純物原子熱拡散理論及びＭ
ＯＳＦＥＴの動作理論にもとずいて試みた。ここでは、
ＭＯＳＦＥＴのモデルとしてｇｒａｄｕａｌ　ｃｈａｎ
ｎｅｌ近似（１）式において移動度μの電界依存性（２
）弐を考慮した。

Ｖａ＜（Ｖ、−Ｖｔ）において、 Ｉａ＝＃ＣｏＸ（Ｗ／Ｌ）（Ｖａ−Ｖｔ）Ｖａ−ＶａＸ
Ｖａ／２μ＝μｏ／［（１＋θ（Ｖ、−Ｖｔ））Ｘ　（
１＋　Ｖｄ／Ｌ）（μ０／ＶＳｃＬ）　）　］　　　　
（２）ココテ、ｖｄく（Ｖ９−ＶＬ）の場合には（８）
、　（９）式においてＶ、＝Ｖ、−Ｖ、とおく。Ｖ　ｓ
ａ＆はパラメータで飽和速度に相当する。

（１）式の（Ｗ／Ｌ）；　縦横比がドレイン電圧に依存
する関係を次のように計算することができる。ギャップ
領域ではドレイン電圧Ｖ９が全て空乏領域に加わるが、
バックゲートｊＩ域ではドレインからの電位が（Ｖ、−
ＶＬ）以上になるピンチオフ領域だけが空乏領域となっ
ている。そこで、空乏領域の電位差はピンチオフ領域で
（ｖａ−（ｖ、　　Ｖ、））とギャップ領域より小さく
、ピンチオフ空乏領域の厚さｄはゲート電圧が大きい程
狭いことになる、他方、ギャップ領域の空乏層は電位差
■４で形成される。この空乏領域の厚さｄは基板の不純
物（１） イオン密度Ｎ分布にも依存する。不純物イオンの濃度分
布はドレインの境界付近で変化している。

ここでは簡単のため、ａ）傾斜接合とｂ）階段接合を考
える。

ａ）　傾斜結合；冶金学遷移領域の不純物イオン分布を
ａ　［ａｔｏｍｓ／ｃｍ３／ｃｍｌとすれば空乏層の厚
さＤは（３）式で与えられる。

ここで、■４〉φのとき、キャップ側の空乏層の厚さｄ
は（４）式で近似できる。

ｂ）階段接合：ｐ及びｎ領域の不純物イオン分布を（Ｎ
、＞Ｎｄ）として階段接合近似すれば空乏領域の厚さＤ
はθ′ＩＪで与えられる。

ここで、Ｖｄ〉φ、Ｎ、＞Ｎ、＝Ｎのとき、空乏層の厚
さｄは０３）式で近似できる。

空乏層がｐｎ接合の冶金学的遷移領域から基板領域まで
およんで伸長すれば、その厚さは傾斜接合領域のｖｄの
（３／２）乗１（４）弐）から一定濃度領域のｖ４の（
１／２）乗１（３）式）に途中で替えて近似することが
できる。

次に、ギャップの形状を考慮する。ゲート電極とドレイ
ン間のギャップがくさび角ψの場合にはゲート電極のド
レイン端は（７）式で拡大する。

Δｄ＝ｄ／ｓｉｎψ−ｄ／５ｉｎ１３°　＝４．４５Ｘ
　ｄこのゲート電極が第５図のごとく、くさび状にくび
れた角度２ｅが２０＝２（ψ十θ）＝２Ｘ３９．５（７
）ＦＥＴの場合には、ゲートの幅Ｗは（８）式となり、
チャネル長はドレイン部のみ伸長するので（９）式のご
とく近似できる。

（７） Ｗ　＝　Ｗ　ｏ　＋　２　本Δｄ＊ｓｉｎψ＝Ｗｏ＋２
＊Δｄ　＊ｓｉｎ　３９．５゜＝Ｗ　ｏ　＋　１．２７
２１Δｄ（８）（Ｌ　＞　Ｌ　ｏ　、　Ｗ　＞　Ｗ　ｏ
のとき）Ｌ＝Ｌ、＋Δｄ＊ｓｉｎ○−ＬＯ＋０．７７１
６Δｄ（９） （Ｌ　＜　Ｌ　ｏ　、Ｗ　＜　Ｗ　ｏのとき）Ｌ＝Ｌｏ
　　Ｗｏハａｎθ＝Ｌ、−２，００５７Ｗ、　　００）
ここで、増加したゲート幅をｎ個に等分割し、増加した
クサビ形ＭＯＳＦＥＴを既存のＦＥＴのチャネルの縦横
比の増加分Δ（Ｗ／　Ｌ　）ｅｑとして求めると、 Δ（Ｗ／　Ｌ　）ｅｑ　＝Σ　（δＷ、ｌ（Ｖ、）／Ｌ
、ｌ（Ｖｄ）［Σ　（ｌ／Ｌ（Ｖ、ｔ）／ｌ　　］ × ［Ｗ（Ｖ−）／ｎ） （１１）弐のΣを積分で計算す・ると、Ｌ　−Ｌ　ｏ　
＋（Ｗ−Ｗｏ）／（２Ｘ　ｔａｎ○）より、Δ（Ｗ／Ｌ
）ｅｑ Δ（Ｗ／Ｌ）ｅｑ＝（２Ｘｔａｎ　（３）Ｘ　［１，（
（Ｗ−Ｗｏ）＋２　Ｘｔａｎ　　ｅ）　　　Ｉ　、　（
２本Ｌｏ＊ｔａｎＣ））　　ｉ　０３）（Ｗ−Ｗｏ）／
（２Ｘｔａｎ　（））　＜　１のとき対数関数の転回式
１．（１ｘＸ）＝Ｘ−ＸｘＸ／２を用イテΔ（Ｗ／　Ｌ
）ｅｑ〜（２Ｘ　ｔａｎ　Ｏ）　　Ｘ　［（Ｗ−Ｗｅ）
、／　２　Ｘ　ｔａｎＸ　　［１−（Ｗ−Ｗｅ）／　（
４Ｘ　Ｌ　ｏｔａｎ　○）　］＝　　（（Ｗ−Ｗｅ）／
Ｌ、）ｘ　［１−（Ｗ−Ｗ、）／（４ｘ　Ｌｏｔａｎ　
Ｏ）　　］　　　　　　　　　　　　　　側Ｏ） ］ 他方、ΔＬの平均チャネルをΔＬ／２として、増加した
チャネルの縦横比（Ｗ／Ｌ）ｅｑを計算するとΔ（Ｗ／
　Ｌ）ｅｑ〜（２Ｘ　ｔａｎ　Ｏ）／　（Ｌ　ｏ＋　（
Δｄ　）　Ｘ　（ｃｏｓｏ）／　２　）−（（Ｗ−Ｗ、
）／Ｌ、）　　［１／　（１＋（Ｌ−Ｌ、）／（２ＸＬ
Ｏ））　］＝　　（（Ｗ−Ｗｅ）／ＬＯ）　　［１／　
（ｌ−（Ｌ−ＬＯ）／（２ＸＬＯ））　］０５） ０９式となり、０４）式と一致する。ψを小さな値にす
ればＭＯＳＦＥＴの特性に特徴が大きく現れる。

０２）式を用いて試作したクサビ形ギャップＭＯＣＦＥ
Ｔのシミュレーションを行った。ＭＯ３界面は半導体内
のバルクと原子状態が異なるのでその不純物濃度プロフ
ィルはバルクとは相違する可能性があるが、バルクの不
純物原子の熱拡散の理論から濃度プロフィルを求めてみ
ると、ドープしたアクセプタの密度が基板の１０＋１５
　［ａｔｏｍｓ／ｃｍ’　］のドナ密度と等しくなるｐ
ｎ境界の位置が表面より３．６μｍであり、その濃度が
１／１００になる位置は４．３μｍである。その間隔０
．７μｍの濃度変化はガウス分布である。

他方、−様なドナ密度基板に形成される空乏層の厚さは
θ９式を用いて求めてみると、ドレイン電圧がしきいち
電圧以上の高いところでは不純濃度は傾斜濃度より一定
度領域に及ぼす補償効果を考慮し、不純物イオン濃度を
８０％の値：Ｎ＝８Ｘ１０＋１４　［ａｔｏｍｓ／ｃｍ
’　］一定とし、空乏層の式（６）および縦横比の弐〇
２）にもとすいた計算結果を第６図ａ。

ｂ、　　ｃの実線で示す。

このシミュレーションではチャネル長に関係する移動度
のドレイン電界依存性はあまり大きく変化しないので、
簡単のため飽和領域の値すなわちＶ、＝Ｖ、−Ｖ、で近
似した。

また、ゲート電極とボロン拡散とがオーバーラツプして
形成されるクサビ形ソースドレインＭＯＳＦＥＴの部分
は平均チャネル長とゲート幅の比で等価的なＭＯＳＦＥ
Ｔの縦横比とした。計算はゲート酸化膜の厚さ７５０人
、しきいち電圧Ｖｔ＝２ｊＶ、ゲートの幅および長さの
初期チャネルをμｍ単位でそれぞれ、ａ）　：　Ｗｏ＝
　９　；　Ｌｏ＝６２．　ｂ）　：Ｗ、＝２４　；　Ｌ
、＝６５．　ｃ）　：　Ｗ、　＝５１　；　Ｌ、＝７１
として行った。

このシミュレーション（実線〉は測定結果（点線）とほ
ぼ一致する。非飽和領域付近で測定値の電流が多いのは
ドレインのｐｎ接合領域の不純物濃度によるもので、実
際には不純物イオンが補償され濃度が薄く少ない電圧で
空乏領域が形成されるからである。測定結果Ｆｉｇ、　
５のゲート電圧依存特性はゲート電圧もドレイン空乏層
形成に寄与し、表面の不純物濃度も変化していることを
物語っている。

この不純物原子濃度分布は人為的にコントロールするこ
とが可能である。

（発明の効果） 以上説明したように本発明によれば、ゲート電極のドレ
イン側端部とドレイン領域のゲート電極側端部との間の
ギャップ区域の形状及びチャオル方向の幅を適切に設け
ることにより、所望のＩｄ−ｖ４特性を実現することが
できる。この結果、１個のＭＯＳＦＥＴ装置により所望
の関数出力を形成できる関数発生器を表現できる。

【図面の簡単な説明】

第１図ａ　−ｄは本発明によりＭＯＳ　Ｆ　ＥＴ装置の
第１実施例を示す線図的平面図、Ｉ−Ｉ線断面図、■−
■線断面図、及び模式的平面図、第２図は第１実施例の
ＭＯＳＦＥＴ装置の！。 Ｉａ特性を示すグラフ、 第３図は第２実施例のＭＯＳＦＥＴ装置の模式的平面図
及び出力特性を示すグラフ、 第４図ａ及びｂは第３実施例のＭＯ３の構成を示す線図
的平面図及び出力特性を示すグラフ、第５図は第４実施
例のＭＯＳ　Ｆ　ＥＴ装置の構成を示す線図的平面図、 第６図ａ　−ｃは第４実施例のＭＯＳＦＥＴ装装置ドレ
イン領域をゲート側にそれぞれ、０μｍ　、、１０μｍ
、及び２０／／Ｉｌ＋移動させたときの出力特性を示す
グラフ、 第７図ａ及びｂは本発明によるＭＯＳＦＥＴ装置の変形
例の構成をそれぞれ示す線図的平面図である。 １・・・基板　　　　　　　２・・・ソース領域３・・
・ドレイン領域　　　４・・・絶縁層５・・・ゲート電
極　　　　６・・・ソース電極７・・・ドレイン電極 第１図 ２（’Ｊ−ス頒ｔｔｉ ｉ（４榎） Ｆレイン雪圧（Ｖ）− 第３図 ａ Ｆレイ／電圧（ｖ） Ｆ°レイン電ξ走（ｍＡン一 第６図 ａ トレイン電圧（Ｖ）− 第６図 ドレイ゛／ｆ圧（Ｖ）− 第６図 トレイン電圧（ｖ２− 第７図 手

Claims (1)

1. 【特許請求の範囲】 １、一導電形半導体基体と、反対導電形のソース領域と
   、同じく反対導電形のドレイン領域と、これら領域の電
   極と、前記ソース領域とドレイン領域との間に位置する
   チャネル領域と、このチャネル領域から絶縁層によって
   分離されているゲート電極とを具えるＭＯＳＦＥＴ装置
   において、 前記ゲート電極のドレイン側端部の少なく とも一部を、絶縁層を介してドレイン領域と重なり合わ
   ないように形成し、ドレイン電圧に応じて所定の関数形
   のドレイン電流が得られるように構成したことを特徴と
   するＭＯＣＦＥＴ装置。 ２、前記ゲート電極のドレイン側端部を、チャネルと直
   交する方向に沿って階段状に形成し、ドレイン電圧に応
   じてステップ状に増加するドレイン電流を出力するよう
   に構成したことを特徴とする請求項１記載のＭＯＳＦＥ
   Ｔ装置。 ３、前記ゲート電極のドレイン側端部を楔状に形成した
   ことを特徴とする請求項１に記載のＭＯＳＦＥＴ装置。 ４、前記ドレイン領域のゲート電極側の端部に、楔状の
   凹部を形成したことを特徴とする請求項３に記載のＭＯ
   ＳＦＥＴ装置。 ５、前記ゲート電極のドレイン側端部を円形又は楕円形
   に形成したことを特徴とする請求項１に記載のＭＯＳＦ
   ＥＴ装置。 ６、前記ドレイン領域のゲート電極側の端縁をチャネル
   とほぼ直交する方向に延在するように形成し、前記ゲー
   ト電極のドレイン側端縁をチャネルに対して傾斜するよ
   うに形成したことを特徴とする請求項１に記載のＭＯＳ
   ＦＥＴ装置。