JPH10107268A - ハイブリッド型表面及び埋込チャネルｍｏｓｆｅｔ - Google Patents
ハイブリッド型表面及び埋込チャネルｍｏｓｆｅｔInfo
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- JPH10107268A JPH10107268A JP9260331A JP26033197A JPH10107268A JP H10107268 A JPH10107268 A JP H10107268A JP 9260331 A JP9260331 A JP 9260331A JP 26033197 A JP26033197 A JP 26033197A JP H10107268 A JPH10107268 A JP H10107268A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
- H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高い動作速度と、高いキャリア移動度と、高
い電流駆動能力と、高い信頼性とを有する新規なＭＯＳ
ＦＥＴを提供すること。 【解決手段】 第１の導電形の半導体基板（１４）と、
基板上に形成されチャネル長だけ離間した第２の導電形
のソース及びドレイン領域（１６、１８）と、を含む。
第２の導電形の埋込チャネル領域（２４）を、ソース領
域とドレイン領域との間に形成する。更に、第１の導電
形の表面チャネル領域（２６）を、ソース領域とドレイ
ン領域との間に、埋込チャネル領域と直列に、好ましく
は、埋込チャネル領域とソース領域との間に、形成す
る。
い電流駆動能力と、高い信頼性とを有する新規なＭＯＳ
ＦＥＴを提供すること。 【解決手段】 第１の導電形の半導体基板（１４）と、
基板上に形成されチャネル長だけ離間した第２の導電形
のソース及びドレイン領域（１６、１８）と、を含む。
第２の導電形の埋込チャネル領域（２４）を、ソース領
域とドレイン領域との間に形成する。更に、第１の導電
形の表面チャネル領域（２６）を、ソース領域とドレイ
ン領域との間に、埋込チャネル領域と直列に、好ましく
は、埋込チャネル領域とソース領域との間に、形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは、ＭＯＳＦ
ＥＴデバイスに関し、更に詳しくは、設定されたゲート
長さを変化させずに駆動電流を増加させることができる
ハイブリッド型の埋込チャネルＭＯＳＦＥＴデバイスに
関する。
ＥＴデバイスに関し、更に詳しくは、設定されたゲート
長さを変化させずに駆動電流を増加させることができる
ハイブリッド型の埋込チャネルＭＯＳＦＥＴデバイスに
関する。
【０００２】
【従来の技術】金属酸化物半導体電界効果トランジスタ
すなわちＭＯＳＦＥＴは、現在の集積回路構造におい
て、広く用いられている。ＭＯＳＦＥＴは、一般的に
は、半導体基板、そこに形成され基板とは導電形が逆で
あるソース電極及びドレイン電極、ゲート電極、そし
て、基板とゲート電極との間に形成された酸化物層など
のゲート絶縁層、から構成される。以下の記述では、そ
のような構造を、「典型的な表面チャネル構造」と称す
ることにするが、そのような構造では、キャリア（担
体）の導通は、基本的には、基板の表面において、又
は、非常に隣接した位置で生じる。
すなわちＭＯＳＦＥＴは、現在の集積回路構造におい
て、広く用いられている。ＭＯＳＦＥＴは、一般的に
は、半導体基板、そこに形成され基板とは導電形が逆で
あるソース電極及びドレイン電極、ゲート電極、そし
て、基板とゲート電極との間に形成された酸化物層など
のゲート絶縁層、から構成される。以下の記述では、そ
のような構造を、「典型的な表面チャネル構造」と称す
ることにするが、そのような構造では、キャリア（担
体）の導通は、基本的には、基板の表面において、又
は、非常に隣接した位置で生じる。
【０００３】別のＦＥＴ構造として、基板とは導電形が
逆であり、ソース及びドレイン電極の間に形成された埋
込（埋め込まれた）チャネル層を有するものがある。以
下では、このような構造を、「埋込チャネル構造」と称
するが、この場合には、キャリアの導通は、基本的に、
基板の内部で生じる。このような構造の製造は、この技
術分野では広く知られているので、これ以上の詳細は割
愛する。
逆であり、ソース及びドレイン電極の間に形成された埋
込（埋め込まれた）チャネル層を有するものがある。以
下では、このような構造を、「埋込チャネル構造」と称
するが、この場合には、キャリアの導通は、基本的に、
基板の内部で生じる。このような構造の製造は、この技
術分野では広く知られているので、これ以上の詳細は割
愛する。
【０００４】従来型のＭＯＳＦＥＴのゲート電極に使用
される一般的な材料は、ポリシリコンである。通常は、
リン又はホウ素が、高い濃度で、ポリシリコンの中に拡
散又は注入されて、Ｎ＋ポリシリコン又はＰ＋ポリシリ
コンから成るゲート電極を形成し、ゲート電極の抵抗値
を低下させ、その仕事関数を安定化させる。タングステ
ンやモリブデン又はそれらのケイ化物などの高い融点を
有する金属が、ゲート電極として用いられる材料として
広く知られている。
される一般的な材料は、ポリシリコンである。通常は、
リン又はホウ素が、高い濃度で、ポリシリコンの中に拡
散又は注入されて、Ｎ＋ポリシリコン又はＰ＋ポリシリ
コンから成るゲート電極を形成し、ゲート電極の抵抗値
を低下させ、その仕事関数を安定化させる。タングステ
ンやモリブデン又はそれらのケイ化物などの高い融点を
有する金属が、ゲート電極として用いられる材料として
広く知られている。
【０００５】表面チャネルＭＯＳＦＥＴの作成は、この
技術分野では広く知られており、ここでは、単に一般的
に述べることにする。Ｎチャネル・デバイスでは、ポリ
シリコン・ゲートは、Ｎ＋にドープされる。ゲートへの
スレショルド電圧の印加は、典型的には０．８ボルト程
度のオーダーであるが、この印加により、ゲートのすぐ
下にある基板領域は、反転し、それによって、このＭＯ
ＳＦＥＴは、典型的な表面チャネル構造を有することに
なる。従って、ソースとドレインとの間の電位の印加
は、この表面チャネル領域を通過してソースとドレイン
との間に電流を駆動するように作用する。Ｐ＋にドープ
されたゲートを有するＰチャネル・デバイスにおける表
面チャネルの形成は、負のスレショルド電圧をゲートに
印加することによって達成される。表面チャネルＭＯＳ
ＦＥＴは、サブスレショルド電圧がゲートに印加される
と非常に僅かな漏れ電流（leakage current）で効率的
なスイッチを形成するという明白な長所を有している。
技術分野では広く知られており、ここでは、単に一般的
に述べることにする。Ｎチャネル・デバイスでは、ポリ
シリコン・ゲートは、Ｎ＋にドープされる。ゲートへの
スレショルド電圧の印加は、典型的には０．８ボルト程
度のオーダーであるが、この印加により、ゲートのすぐ
下にある基板領域は、反転し、それによって、このＭＯ
ＳＦＥＴは、典型的な表面チャネル構造を有することに
なる。従って、ソースとドレインとの間の電位の印加
は、この表面チャネル領域を通過してソースとドレイン
との間に電流を駆動するように作用する。Ｐ＋にドープ
されたゲートを有するＰチャネル・デバイスにおける表
面チャネルの形成は、負のスレショルド電圧をゲートに
印加することによって達成される。表面チャネルＭＯＳ
ＦＥＴは、サブスレショルド電圧がゲートに印加される
と非常に僅かな漏れ電流（leakage current）で効率的
なスイッチを形成するという明白な長所を有している。
【０００６】
【発明が解決しようとする課題】ゲート電位が表面チャ
ネル構造に印加されると、キャリアは、基板表面に向け
て引きつけられる。キャリア移動度（carrier mobilit
y）は、電界が増大するにつれて、表面での散乱によっ
て、低下する。結果的には、デバイスの動作速度と駆動
能力とが低下する。更に、多くのホット・キャリアが基
板の表面領域に生じる可能性があり、これらのホット・
キャリアは、基板とゲート絶縁層との間のインターフェ
ースにおいてトラップされてしまう。トラップされたキ
ャリアは、デバイスの電気的な特性を変化させ、従っ
て、その信頼性を低下させる。
ネル構造に印加されると、キャリアは、基板表面に向け
て引きつけられる。キャリア移動度（carrier mobilit
y）は、電界が増大するにつれて、表面での散乱によっ
て、低下する。結果的には、デバイスの動作速度と駆動
能力とが低下する。更に、多くのホット・キャリアが基
板の表面領域に生じる可能性があり、これらのホット・
キャリアは、基板とゲート絶縁層との間のインターフェ
ースにおいてトラップされてしまう。トラップされたキ
ャリアは、デバイスの電気的な特性を変化させ、従っ
て、その信頼性を低下させる。
【０００７】埋込チャネルＦＥＴは、上述の悪影響を受
ける度合いが少なくてすむ。埋込チャネル構造は、正の
スレショルド電圧をＮチャネル・デバイスのポリシリコ
ン・ゲートに印加することによって、又は、負のスレシ
ョルド電圧をＰチャネル・デバイスのポリシリコン・ゲ
ートに印加することによって、形成される。埋込チャネ
ルは、表面チャネルの場合よりも、表面散乱の発生は少
ない。結果的には、キャリア移動度がより高くなり、デ
バイスにおける抵抗値は低下し導電性は上昇する。しか
し、埋込チャネル構造は、スイッチとしての有効性を低
下させる短チャネル効果（short channel effects）に
対して、より敏感である。この効果には、ＭＯＳＦＥＴ
がオフであるときの漏れ電流の増大や、チャネル長が増
加する際により小さなドレイン・バイアスでパンチスル
ーが開始することなどが含まれる。
ける度合いが少なくてすむ。埋込チャネル構造は、正の
スレショルド電圧をＮチャネル・デバイスのポリシリコ
ン・ゲートに印加することによって、又は、負のスレシ
ョルド電圧をＰチャネル・デバイスのポリシリコン・ゲ
ートに印加することによって、形成される。埋込チャネ
ルは、表面チャネルの場合よりも、表面散乱の発生は少
ない。結果的には、キャリア移動度がより高くなり、デ
バイスにおける抵抗値は低下し導電性は上昇する。しか
し、埋込チャネル構造は、スイッチとしての有効性を低
下させる短チャネル効果（short channel effects）に
対して、より敏感である。この効果には、ＭＯＳＦＥＴ
がオフであるときの漏れ電流の増大や、チャネル長が増
加する際により小さなドレイン・バイアスでパンチスル
ーが開始することなどが含まれる。
【０００８】この短チャネル効果を最小化する１つの方
法としては、Noguchiへの米国特許第4,841,346号に開示
されているものがある。これは、フェルミ・レベルが半
導体の伝導帯（conduction band）と価電子帯（valence
band）との間にあるゲート電極材料を選択することを
提案している。埋込チャネルＭＯＳＦＥＴの駆動電流を
増加させる別の方法としては、デバイスのゲート長を短
くすることがある。しかし、これらのアプローチは、上
述の理由から、必ずしも、望ましいものではない。ま
た、リソグラフィにおける限界からも、常に実現可能と
は限らない。
法としては、Noguchiへの米国特許第4,841,346号に開示
されているものがある。これは、フェルミ・レベルが半
導体の伝導帯（conduction band）と価電子帯（valence
band）との間にあるゲート電極材料を選択することを
提案している。埋込チャネルＭＯＳＦＥＴの駆動電流を
増加させる別の方法としては、デバイスのゲート長を短
くすることがある。しかし、これらのアプローチは、上
述の理由から、必ずしも、望ましいものではない。ま
た、リソグラフィにおける限界からも、常に実現可能と
は限らない。
【０００９】このように、電流の流れが改善され効率的
なスイッチング特性を有するＭＯＳＦＥＴの製造方法に
対する必要性が、依然として存在している。
なスイッチング特性を有するＭＯＳＦＥＴの製造方法に
対する必要性が、依然として存在している。
【００１０】
【課題を解決するための手段】従って、本発明の目的
は、高い動作速度と、高いキャリア移動度と、高い電流
駆動能力と、高い信頼性とを有する新規なＭＯＳＦＥＴ
を提供することである。
は、高い動作速度と、高いキャリア移動度と、高い電流
駆動能力と、高い信頼性とを有する新規なＭＯＳＦＥＴ
を提供することである。
【００１１】本発明は、ハイブリッド型のＭＯＳＦＥＴ
デバイス構造であって、そこでは、チャネルの一部が
「埋込チャネル」であり、チャネルの残りの部分が従来
型の表面チャネルとなっている。この構造により、この
デバイスは、両方の技術の利点を享受することができ
る。すなわち、埋込チャネルの低い直列抵抗値と、表面
チャネルのよいトランジスタ特性である。表面チャネル
領域を比較的短くすることによって、トランジスタのス
イッチング及び漏れ特性と、高い駆動電流能力との両方
が達成できる。ハイブリッド設計は、ＮＭＯＳ及びＰＭ
ＯＳデバイスの両方に適用できるが、ＣＭＯＳプロセス
におけるＰＭＯＳデバイスの駆動能力を増加させる点で
最も有用である。
デバイス構造であって、そこでは、チャネルの一部が
「埋込チャネル」であり、チャネルの残りの部分が従来
型の表面チャネルとなっている。この構造により、この
デバイスは、両方の技術の利点を享受することができ
る。すなわち、埋込チャネルの低い直列抵抗値と、表面
チャネルのよいトランジスタ特性である。表面チャネル
領域を比較的短くすることによって、トランジスタのス
イッチング及び漏れ特性と、高い駆動電流能力との両方
が達成できる。ハイブリッド設計は、ＮＭＯＳ及びＰＭ
ＯＳデバイスの両方に適用できるが、ＣＭＯＳプロセス
におけるＰＭＯＳデバイスの駆動能力を増加させる点で
最も有用である。
【００１２】本発明によって構成されるハイブリッド型
のＭＯＳＦＥＴデバイスは、第１の導電形の半導体基板
と、基板上に形成されチャネル長だけ離間した第２の導
電形のソース及びドレイン領域と、を含む。第２の導電
形の埋込チャネル領域が、ソース領域とドレイン領域と
の間に形成される。更に、第１の導電形の表面チャネル
領域が、ソース領域とドレイン領域との間に、埋込チャ
ネル領域と直列に、好ましくは、埋込チャネル領域とソ
ース領域との間に、形成される。
のＭＯＳＦＥＴデバイスは、第１の導電形の半導体基板
と、基板上に形成されチャネル長だけ離間した第２の導
電形のソース及びドレイン領域と、を含む。第２の導電
形の埋込チャネル領域が、ソース領域とドレイン領域と
の間に形成される。更に、第１の導電形の表面チャネル
領域が、ソース領域とドレイン領域との間に、埋込チャ
ネル領域と直列に、好ましくは、埋込チャネル領域とソ
ース領域との間に、形成される。
【００１３】上述の半導体デバイスを製造する方法は、
半導体基板上にゲート電極、ソース及びドレイン領域を
有するトランジスタ構造とゲート酸化物とを形成するス
テップを含む。ソース及びドレイン領域は、基板内にお
いて、チャネル長だけ横方向に離間している。埋込チャ
ネル領域は、ソース及びドレイン領域の間に形成され
る。最後に、埋込チャネル領域を形成した後で、表面チ
ャネル領域が、ソース及びドレイン領域の間でありこの
埋込チャネル領域に隣接する選択された位置に形成され
る。表面チャネルは、全体のチャネル長の２０％から５
０％程度の長さを有する。
半導体基板上にゲート電極、ソース及びドレイン領域を
有するトランジスタ構造とゲート酸化物とを形成するス
テップを含む。ソース及びドレイン領域は、基板内にお
いて、チャネル長だけ横方向に離間している。埋込チャ
ネル領域は、ソース及びドレイン領域の間に形成され
る。最後に、埋込チャネル領域を形成した後で、表面チ
ャネル領域が、ソース及びドレイン領域の間でありこの
埋込チャネル領域に隣接する選択された位置に形成され
る。表面チャネルは、全体のチャネル長の２０％から５
０％程度の長さを有する。
【００１４】本発明の以上の目的、特徴及び効果は、添
付の図面を参照しながら以下で行う本発明の好適実施例
の詳細な説明から容易に明らかになろう。
付の図面を参照しながら以下で行う本発明の好適実施例
の詳細な説明から容易に明らかになろう。
【００１５】
【発明の実施の形態】ＮＭＯＳ及びＰＭＯＳのハイブリ
ッド型表面／埋込チャネル・デバイスの両方の断面構造
が、図１及び図２に、１２及び１０として概略的に示さ
れている。デバイス１０、１２は、第１の導電形の基板
１４を有している。ＮＭＯＳデバイス１２は、Ｐにドー
プされた、すなわち、基板の基本（多数）キャリア（pr
imarycarrier）が「正の」ホール（正孔）である基板を
含む。ＰＭＯＳデバイス１０では、第１の導電形は、電
子を基本キャリアとして有するＮにドープされた基板に
よって、「負」である。デバイス１０、１２は、更に、
基板１４において形成された第２の導電形のソース領域
１６とドレイン領域１８とを有する。第２の導電形と
は、この技術においては、第１の導電形とは逆であると
理解されている。図１のＮＭＯＳデバイス１２では、ソ
ース及びドレイン領域１６、１８は、Ｎ＋にドープされ
ており、基本キャリアとしては、電子を含む。図２のＰ
ＭＯＳデバイス１０では、ソース及びドレイン領域１
６、１８は、Ｐ＋にドープされており、基本キャリアと
しては、ホールを含む。
ッド型表面／埋込チャネル・デバイスの両方の断面構造
が、図１及び図２に、１２及び１０として概略的に示さ
れている。デバイス１０、１２は、第１の導電形の基板
１４を有している。ＮＭＯＳデバイス１２は、Ｐにドー
プされた、すなわち、基板の基本（多数）キャリア（pr
imarycarrier）が「正の」ホール（正孔）である基板を
含む。ＰＭＯＳデバイス１０では、第１の導電形は、電
子を基本キャリアとして有するＮにドープされた基板に
よって、「負」である。デバイス１０、１２は、更に、
基板１４において形成された第２の導電形のソース領域
１６とドレイン領域１８とを有する。第２の導電形と
は、この技術においては、第１の導電形とは逆であると
理解されている。図１のＮＭＯＳデバイス１２では、ソ
ース及びドレイン領域１６、１８は、Ｎ＋にドープされ
ており、基本キャリアとしては、電子を含む。図２のＰ
ＭＯＳデバイス１０では、ソース及びドレイン領域１
６、１８は、Ｐ＋にドープされており、基本キャリアと
しては、ホールを含む。
【００１６】図１及び図２のＭＯＳＦＥＴデバイスは、
ゲート電極２０と、このゲート電極を基板から分離する
酸化物などの絶縁体２２とを含む。基板の内部にありソ
ース及びドレイン領域１６、１８の間のゲート電極２０
の下にある領域は、一般的に、「チャネル領域」として
知られ、これは、チャネル長によって、ソース及びドレ
イン領域を離間させている。チャネル領域は、第２の導
電形の埋込チャネル２４（デバイス１０ではＰ＊、デバ
イス１２ではＮ＊）と、第１の導電形の表面チャネル２
６とを含む。これらの２つのチャネル領域は、以下で詳
細に説明するプロセスによって、ソース及びドレイン領
域１６、１８の間に形成される。
ゲート電極２０と、このゲート電極を基板から分離する
酸化物などの絶縁体２２とを含む。基板の内部にありソ
ース及びドレイン領域１６、１８の間のゲート電極２０
の下にある領域は、一般的に、「チャネル領域」として
知られ、これは、チャネル長によって、ソース及びドレ
イン領域を離間させている。チャネル領域は、第２の導
電形の埋込チャネル２４（デバイス１０ではＰ＊、デバ
イス１２ではＮ＊）と、第１の導電形の表面チャネル２
６とを含む。これらの２つのチャネル領域は、以下で詳
細に説明するプロセスによって、ソース及びドレイン領
域１６、１８の間に形成される。
【００１７】この好適な構造は、また、それぞれのソー
ス及びドレイン領域１６、１８に隣接して、第２の導電
形の僅かにドープされたドレイン（lightly doped drai
n =LDD）領域２８、３０を含む。領域２８、３０は、ゲ
ート電極２０の側面上に形成されたゲート・スペーサ３
２、３４の積層に先立つ注入などの、従来型の手段によ
って形成することができる。
ス及びドレイン領域１６、１８に隣接して、第２の導電
形の僅かにドープされたドレイン（lightly doped drai
n =LDD）領域２８、３０を含む。領域２８、３０は、ゲ
ート電極２０の側面上に形成されたゲート・スペーサ３
２、３４の積層に先立つ注入などの、従来型の手段によ
って形成することができる。
【００１８】以下の一般的な設計ガイドラインは、ＰＭ
ＯＳ（ＮＭＯＳ）デバイス１０、１２に適用される。第
１に、Ｐ＊（Ｎ＊）埋込チャネル領域２４のドーピング
は、この領域の直列抵抗値が比較的低くなるのに十分な
程度に高く選択されなければならないが、Ｎ（Ｐ）表面
チャネル領域２６がパンチスルーされない程度に低くな
ければならない。Ｐ＊（Ｎ＊）埋込チャネル領域２４の
好適なドーピング濃度は、１０16から１０18ｃｍ-3程度
のオーダーであり、これは、典型的には、ソース及びド
レイン領域１６、１８のドーピング濃度よりも低い。第
２に、Ｎ（Ｐ）表面チャネル領域は、駆動電流を改善す
るために、全体のゲート長と比較して狭くすべきであ
る。好ましくは、表面チャネル領域は、ソース及びドレ
イン領域の間の全体のチャネル長の約２０％から５０％
程度の長さを有するが、最も好ましくは、表面チャネル
長は、実現可能な限り小さい方がよい。第３に、Ｎ
（Ｐ）表面チャネル領域２６のドーピング濃度は、トラ
ンジスタ特性の基本的な制御が表面チャネル領域に起因
するように、選択されるべきである。表面チャネル領域
２６の好適なドーピング濃度は、１０16から１０18ｃｍ
-3程度のオーダーである。第４に、図１及び図２に示し
たような非対称的な構造では、Ｎ（Ｐ）表面チャネル領
域２６は、好ましくは、ドレインからの深刻なパンチス
ルーを回避するために、デバイスのソース側１６に存在
するのがよい。すなわち、これによって、埋込チャネル
領域２４が、ドレインから生じるパンチスルー及び漏れ
効果を移動させることができる。
ＯＳ（ＮＭＯＳ）デバイス１０、１２に適用される。第
１に、Ｐ＊（Ｎ＊）埋込チャネル領域２４のドーピング
は、この領域の直列抵抗値が比較的低くなるのに十分な
程度に高く選択されなければならないが、Ｎ（Ｐ）表面
チャネル領域２６がパンチスルーされない程度に低くな
ければならない。Ｐ＊（Ｎ＊）埋込チャネル領域２４の
好適なドーピング濃度は、１０16から１０18ｃｍ-3程度
のオーダーであり、これは、典型的には、ソース及びド
レイン領域１６、１８のドーピング濃度よりも低い。第
２に、Ｎ（Ｐ）表面チャネル領域は、駆動電流を改善す
るために、全体のゲート長と比較して狭くすべきであ
る。好ましくは、表面チャネル領域は、ソース及びドレ
イン領域の間の全体のチャネル長の約２０％から５０％
程度の長さを有するが、最も好ましくは、表面チャネル
長は、実現可能な限り小さい方がよい。第３に、Ｎ
（Ｐ）表面チャネル領域２６のドーピング濃度は、トラ
ンジスタ特性の基本的な制御が表面チャネル領域に起因
するように、選択されるべきである。表面チャネル領域
２６の好適なドーピング濃度は、１０16から１０18ｃｍ
-3程度のオーダーである。第４に、図１及び図２に示し
たような非対称的な構造では、Ｎ（Ｐ）表面チャネル領
域２６は、好ましくは、ドレインからの深刻なパンチス
ルーを回避するために、デバイスのソース側１６に存在
するのがよい。すなわち、これによって、埋込チャネル
領域２４が、ドレインから生じるパンチスルー及び漏れ
効果を移動させることができる。
【００１９】このハイブリッド型の表面／埋込構造は、
従来型の半導体プロセス技術を用いて、単純な態様で製
造することが可能である。このハイブリッド型デバイス
の特性を示すために、０．４μｍのＰＭＯＳデバイスを
調べるために、プロセス及びデバイスのシミュレーショ
ンの組合せを用いた。２Ｄプロセス・シミュレーション
から得られたこのハイブリッド型デバイスのデバイス構
造が、図３に示されている。
従来型の半導体プロセス技術を用いて、単純な態様で製
造することが可能である。このハイブリッド型デバイス
の特性を示すために、０．４μｍのＰＭＯＳデバイスを
調べるために、プロセス及びデバイスのシミュレーショ
ンの組合せを用いた。２Ｄプロセス・シミュレーション
から得られたこのハイブリッド型デバイスのデバイス構
造が、図３に示されている。
【００２０】上述のハイブリッド型デバイスを形成する
プロセスが、図４に示されている。ＰＭＯＳデバイス１
０は、第１に、単純な埋込チャネル・デバイスをステッ
プ４０で作成することによって作られるが、埋込チャネ
ル注入部（implant）２４のＰ＊ドーピング濃度が、従
来型の埋込チャネル・デバイスを超えて著しく増加して
しまう。埋込チャネル構造を形成した後に、ステップ４
２でドレイン側１８をマスク・オフし、ステップ４４で
ゲート電極２０のエッジに隣接する高い角度のＮ形の注
入を実行することによって、ゲート電極２０の下であっ
て埋込チャネル領域２４とソース領域１６との間に、表
面チャネルが形成される。現在のリソグラフィ技術を用
いると、高い角度（high-angle）の注入ステップによれ
ば、この形状のアライメントが比較的重要ではない場合
には、最小で０．１５μｍの形状を画定することが可能
である。従って、ステップ４６で、スペーサ３２、３４
がゲートの上に形成され、ソース及びドレイン領域１
６、１８がドープされ、それによって、ＬＤＤ領域２
８、３０が表面及び埋込チャネル領域２６、２４に隣接
して残される。ＬＤＤの濃度は、好ましくは、埋込チャ
ネルの濃度よりも高い（すなわち、１０18から１０19ｃ
ｍ-3のオーダー）。これにより、Ｎ形の角度付きの注入
が表面チャネル領域２６の形成に先立ってＬＤＤ領域を
反転させることが防止される。
プロセスが、図４に示されている。ＰＭＯＳデバイス１
０は、第１に、単純な埋込チャネル・デバイスをステッ
プ４０で作成することによって作られるが、埋込チャネ
ル注入部（implant）２４のＰ＊ドーピング濃度が、従
来型の埋込チャネル・デバイスを超えて著しく増加して
しまう。埋込チャネル構造を形成した後に、ステップ４
２でドレイン側１８をマスク・オフし、ステップ４４で
ゲート電極２０のエッジに隣接する高い角度のＮ形の注
入を実行することによって、ゲート電極２０の下であっ
て埋込チャネル領域２４とソース領域１６との間に、表
面チャネルが形成される。現在のリソグラフィ技術を用
いると、高い角度（high-angle）の注入ステップによれ
ば、この形状のアライメントが比較的重要ではない場合
には、最小で０．１５μｍの形状を画定することが可能
である。従って、ステップ４６で、スペーサ３２、３４
がゲートの上に形成され、ソース及びドレイン領域１
６、１８がドープされ、それによって、ＬＤＤ領域２
８、３０が表面及び埋込チャネル領域２６、２４に隣接
して残される。ＬＤＤの濃度は、好ましくは、埋込チャ
ネルの濃度よりも高い（すなわち、１０18から１０19ｃ
ｍ-3のオーダー）。これにより、Ｎ形の角度付きの注入
が表面チャネル領域２６の形成に先立ってＬＤＤ領域を
反転させることが防止される。
【００２１】図３のデバイスに関するハイブリッド構造
のシミュレーションによるＩ−Ｖ曲線が、図５及び図６
に示されている。比較のために、同じゲート長とスレシ
ョルド電圧とを有する従来型の埋込チャネル・デバイス
のＩ−Ｖ曲線もまた、示されている。図５及び図６のシ
ミュレーションによる結果から、このハイブリッド型デ
バイスが、同様のサイズの埋込チャネル・デバイスと比
較して非常に良いトランジスタ特性と、それよりも高い
駆動電流とを示すことは、明らかである。この特定の場
合には、ＶD＝−３．３での駆動電流の増加は、約１５
％である。シミュレーションによるスレショルド電圧
（ＶD＝−３．３での）と、ＶG＝−３．３、ＶD＝−
３．３、ＶS＝ＶB＝０のバイアス条件での駆動電流と
を、次の表１に示す。表１は、０．４μｍのハイブリッ
ド型表面及び埋込チャネルＰＭＯＳデバイスと、従来型
のチャネルＰＭＯＳデバイスとに対して、ＶD＝−３．
３ボルト（Ｖ）の場合のスレショルド電圧（ＶT）と駆
動電流（ＩD）との比較を示している。
のシミュレーションによるＩ−Ｖ曲線が、図５及び図６
に示されている。比較のために、同じゲート長とスレシ
ョルド電圧とを有する従来型の埋込チャネル・デバイス
のＩ−Ｖ曲線もまた、示されている。図５及び図６のシ
ミュレーションによる結果から、このハイブリッド型デ
バイスが、同様のサイズの埋込チャネル・デバイスと比
較して非常に良いトランジスタ特性と、それよりも高い
駆動電流とを示すことは、明らかである。この特定の場
合には、ＶD＝−３．３での駆動電流の増加は、約１５
％である。シミュレーションによるスレショルド電圧
（ＶD＝−３．３での）と、ＶG＝−３．３、ＶD＝−
３．３、ＶS＝ＶB＝０のバイアス条件での駆動電流と
を、次の表１に示す。表１は、０．４μｍのハイブリッ
ド型表面及び埋込チャネルＰＭＯＳデバイスと、従来型
のチャネルＰＭＯＳデバイスとに対して、ＶD＝−３．
３ボルト（Ｖ）の場合のスレショルド電圧（ＶT）と駆
動電流（ＩD）との比較を示している。
【００２２】
【表１】 ハイブリッド 従来型 ＶT（Ｖ） −０．９２２ −０．９２２ ＩD（Ａ／μｍ） ２．５０ｘ１０-4 ２．１７ｘ１０-4 最後に、このハイブリッド型デバイスの変形も作成する
ことができることが理解すべきである。例えば、ゲート
の両端部の表面チャネルとゲートの中心の下の埋込チャ
ネルとを有する対象型のデバイスを作ることも可能であ
る。しかし、非対称の構造の方がより高い駆動電流能力
を有することが予測される。それに加えて、非対称の構
造は、従来型の埋込又は表面チャネルデバイスと比較し
て、識別特性（signature）を示すという利点を有す
る。従来型のデバイスは、対象に構成されており、従っ
て、そのＩ−Ｖ特性も、ソース・ドレイン・バイアスに
対して対象である。すなわち、ソースとドレインとを反
転させても、同じＩ−Ｖ特性を得ることができる。
ことができることが理解すべきである。例えば、ゲート
の両端部の表面チャネルとゲートの中心の下の埋込チャ
ネルとを有する対象型のデバイスを作ることも可能であ
る。しかし、非対称の構造の方がより高い駆動電流能力
を有することが予測される。それに加えて、非対称の構
造は、従来型の埋込又は表面チャネルデバイスと比較し
て、識別特性（signature）を示すという利点を有す
る。従来型のデバイスは、対象に構成されており、従っ
て、そのＩ−Ｖ特性も、ソース・ドレイン・バイアスに
対して対象である。すなわち、ソースとドレインとを反
転させても、同じＩ−Ｖ特性を得ることができる。
【００２３】これに対して、ここで提案している非対称
のハイブリッド・デバイスは、ソースとドレインとが反
転されれば、非対称のＩ−Ｖ特性を示す。例えば、非対
称のハイブリッド・デバイスの電流・電圧特性は、最初
にソース及びドレイン領域の間に印加されたある範囲の
バイアス電圧に対してデバイスを流れる電流を測定する
ことによって、測定される。次に、ソース及びドレイン
のバイアスを交換し、同じ範囲のバイアス電圧に対して
新たな電流の大きさを測定する。
のハイブリッド・デバイスは、ソースとドレインとが反
転されれば、非対称のＩ−Ｖ特性を示す。例えば、非対
称のハイブリッド・デバイスの電流・電圧特性は、最初
にソース及びドレイン領域の間に印加されたある範囲の
バイアス電圧に対してデバイスを流れる電流を測定する
ことによって、測定される。次に、ソース及びドレイン
のバイアスを交換し、同じ範囲のバイアス電圧に対して
新たな電流の大きさを測定する。
【００２４】以上で、本発明の原理をその好適実施例に
関して、例示し説明したが、本発明は、この原理から離
れることなく構成や詳細において守勢が可能であること
は明らかである。これらの修正や改変は、冒頭の特許請
求の範囲に含まれるものである。
関して、例示し説明したが、本発明は、この原理から離
れることなく構成や詳細において守勢が可能であること
は明らかである。これらの修正や改変は、冒頭の特許請
求の範囲に含まれるものである。
【図１】本発明に従って構成されたＮＭＯＳＦＥＴデバ
イスの断面図である。
イスの断面図である。
【図２】本発明に従って構成されたＰＭＯＳＦＥＴデバ
イスの断面図である。
イスの断面図である。
【図３】本発明に従って、二次元のプロセス・シミュレ
ーションによって発生された０．４μｍのＰＭＯＳＦＥ
Ｔである。
ーションによって発生された０．４μｍのＰＭＯＳＦＥ
Ｔである。
【図４】本発明による図２のデバイスのブロック図と、
このデバイスを形成するのに用いられる好適なプロセス
を示す流れ図を並列に示してある。
このデバイスを形成するのに用いられる好適なプロセス
を示す流れ図を並列に示してある。
【図５】−３．３ボルトのドレイン電圧において、従来
型の埋込チャネル・デバイスと図３のデバイスとの電流
・電圧特性を比較したグラフである。
型の埋込チャネル・デバイスと図３のデバイスとの電流
・電圧特性を比較したグラフである。
【図６】−０．１ボルトのドレイン電圧において、従来
型の埋込チャネル・デバイスと図３のデバイスとの電流
・電圧特性を比較したグラフである。
型の埋込チャネル・デバイスと図３のデバイスとの電流
・電圧特性を比較したグラフである。
Claims (16)
- 【請求項１】 半導体デバイスを製造する方法であっ
て、 半導体基板上にゲート電極、ソース及びドレイン領域を
有するトランジスタ構造とゲート酸化物とを形成するス
テップであって、前記ソース及びドレイン領域は、前記
基板内において、チャネル長だけ横方向に離間してい
る、ステップと、 前記ソース及びドレイン領域の間に埋め込まれたチャネ
ル領域を形成するステップと、 前記埋め込まれたチャネル領域を形成した後で、前記ソ
ース及びドレイン領域の間であり前記埋め込まれたチャ
ネル領域に隣接する選択された位置に、前記ソース及び
ドレイン領域の間の前記チャネル長よりも短い表面チャ
ネル長を有する表面チャネル領域を形成するステップ
と、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、 前記ソース及びドレイン領域を、第１の選択された濃度
でドープするステップと、 前記埋め込まれたチャネル領域を、前記第１の選択され
た濃度よりも小さな第２の選択された濃度でドープする
ステップと、 を含むことを特徴とする方法。 - 【請求項３】 請求項１記載の方法において、前記表面
チャネル領域を形成するステップは、 前記デバイスのドレイン領域をマスク・オフするステッ
プと、 前記ゲート電極のエッジに隣接する位置に、角度付きで
イオン注入し、前記ゲート電極の下であり前記埋め込ま
れたチャネル領域と前記ソース領域との間に前記表面チ
ャネルを形成するステップと、 を含むことを特徴とする方法。 - 【請求項４】 請求項１記載の方法において、 前記埋め込まれたチャネル領域をドープして、前記ソー
ス及びドレイン領域の間に電圧を印加し前記ゲート電極
にサブスレショルド電圧を印加するときには、前記デバ
イスは実質的に非導通であるようにするステップを更に
含むことを特徴とする方法。 - 【請求項５】 請求項１記載の方法において、 前記埋め込まれたチャネル領域をドープして、前記ソー
ス及びドレイン領域の間に電圧を印加し前記ゲート電極
にサブスレショルド電圧を印加するときには、前記表面
チャネル領域は、前記ソース及びドレイン領域の間を流
れる電流によってパンチ・スルー（突き抜け）されない
ようにするステップを更に含むことを特徴とする方法。 - 【請求項６】 請求項１記載の方法において、前記表面
チャネル領域を形成するステップは、前記ソース及びド
レイン領域の間の前記チャネル長の２０％から５０％の
間になるように前記表面チャネル長を形成するステップ
を含むことを特徴とする方法。 - 【請求項７】 請求項１記載の方法において、 前記ドレイン領域と前記埋め込まれたチャネルとの間
に、僅かにドープされたドレイン（lightly doped drai
n = LDD）を形成するステップを更に含むことを特徴と
する方法。 - 【請求項８】 請求項１記載の方法において、前記選択
された位置は前記ゲート電極の下に実質的に中心的に位
置しており、更に、 前記表面チャネル領域と前記ソース領域との間に、第２
の埋め込まれたチャネル領域を形成するステップを含む
ことを特徴とする方法。 - 【請求項９】 請求項２記載の方法において、 前記ソース及びドレイン領域の間にバイアス電圧を印加
して前記ソース及びドレイン領域の間に電流を駆動する
ステップと、 前記ゲート電極に電圧を印加して前記ソース及びドレイ
ン領域の間の電流を変調するステップと、 前記ソース及びドレイン領域に印加された電圧の間の電
流を測定するステップと、 前記印加された電圧の大きさを変化させるステップと、 前記変化した電圧に対する前記ソース及びドレイン領域
の間の電流を測定するステップと、 前記変化と前記第２の測定ステップを反復して、前記半
導体デバイスに対する第１の電流・電圧特性を得るステ
ップと、 前記ソース及びドレイン領域における前記バイアス電圧
の接点を交換するステップと、 前記ゲート電極に前記電圧を印加して、前記交換された
ソース及びドレイン領域の間に電流を駆動するステップ
と、 前記印加された電圧に対する前記ソース及びドレイン領
域の間の電流を測定するステップと、 前記印加された電圧の大きさを変化させるステップと、 前記変化した電圧に対する前記ソース及びドレイン領域
の間の電流を測定するステップと、 前記第２の変化と前記第４の測定ステップを反復して、
前記半導体デバイスに対する、前記第１の特性とは異な
る第２の電流・電圧特性を得るステップと、 を更に含むことを特徴とする方法。 - 【請求項１０】 第１の導電形の半導体基板と、 前記基板において形成されチャネル長だけ離間した第２
の導電形のソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間に形成された
前記第２の導電形の埋め込まれたチャネル領域と、 前記ソース領域と前記ドレイン領域との間に形成された
前記第１の導電形の表面チャネル領域と、 を備えることを特徴とする半導体デバイス。 - 【請求項１１】 請求項１０記載の半導体デバイスにお
いて、前記表面チャネル領域は、前記埋め込まれたチャ
ネルと前記ソース領域との間に形成されることを特徴と
する半導体デバイス。 - 【請求項１２】 請求項１１記載の半導体デバイスにお
いて、前記埋め込まれたチャネルと前記ドレイン領域と
の間に位置する第２の表面チャネル領域を更に含むこと
を特徴とする半導体デバイス。 - 【請求項１３】 請求項１１記載の半導体デバイスにお
いて、前記ドレイン領域と前記埋め込まれたチャネルと
に隣接して第２の導電形の僅かにドープされたドレイン
（LDD）を更に含むことを特徴とする半導体デバイス。 - 【請求項１４】 請求項１０記載の半導体デバイスにお
いて、前記埋め込まれたチャネル領域は、前記ソース及
びドレイン領域のドーピング濃度よりも低い第２の導電
形のドーピング濃度を有することを特徴とする半導体デ
バイス。 - 【請求項１５】 請求項１４記載の半導体デバイスにお
いて、前記埋め込まれたチャネル領域は、１０16から１
０18ｃｍ-3の間のドーピング濃度を有することを特徴と
する半導体デバイス。 - 【請求項１６】 請求項１０記載の半導体デバイスにお
いて、前記表面チャネル領域は、前記ソース及びドレイ
ン領域の間の前記チャネル長の２０％から５０％の間の
長さを有することを特徴とする半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US719773 | 1996-09-25 | ||
| US08/719,773 US6246093B1 (en) | 1996-09-25 | 1996-09-25 | Hybrid surface/buried-channel MOSFET |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107268A true JPH10107268A (ja) | 1998-04-24 |
Family
ID=24891304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9260331A Pending JPH10107268A (ja) | 1996-09-25 | 1997-09-25 | ハイブリッド型表面及び埋込チャネルｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6246093B1 (ja) |
| JP (1) | JPH10107268A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7704844B2 (en) * | 2007-10-04 | 2010-04-27 | International Business Machines Corporation | High performance MOSFET |
| US20150021681A1 (en) * | 2013-07-16 | 2015-01-22 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
| US10374100B2 (en) * | 2017-06-29 | 2019-08-06 | Texas Instruments Incorporated | Programmable non-volatile memory with low off current |
| US10636876B2 (en) * | 2018-07-26 | 2020-04-28 | Globalfoundries Inc. | Devices with channel extension regions |
| CN110943129A (zh) * | 2018-09-25 | 2020-03-31 | 长鑫存储技术有限公司 | 半导体器件及其制作方法 |
| CN114551579B (zh) * | 2020-11-25 | 2023-10-31 | 苏州华太电子技术股份有限公司 | Ldmos器件、抑制热载流子效应所导致ldmos器件退化的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859620A (en) | 1985-04-12 | 1989-08-22 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
| JPS61256769A (ja) * | 1985-05-10 | 1986-11-14 | Toshiba Corp | 半導体装置 |
| JPS62219966A (ja) | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| JPH0612820B2 (ja) * | 1986-04-14 | 1994-02-16 | 株式会社日立製作所 | 半導体装置 |
| US4901129A (en) | 1987-04-10 | 1990-02-13 | Texas Instruments Incorporated | Bulk charge modulated transistor threshold image sensor elements and method of making |
| US5500379A (en) | 1993-06-25 | 1996-03-19 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
-
1996
- 1996-09-25 US US08/719,773 patent/US6246093B1/en not_active Expired - Lifetime
-
1997
- 1997-09-25 JP JP9260331A patent/JPH10107268A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6246093B1 (en) | 2001-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040927 |
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| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20050415 |