JPH0766970B2

JPH0766970B2 - Ｍｏｓｆｅｔ装置

Info

Publication number: JPH0766970B2
Application number: JP1320137A
Authority: JP
Inventors: 信司唐沢
Original assignee: 宮城工業高等専門学校長
Priority date: 1989-12-08
Filing date: 1989-12-08
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPH03180073A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はMOSFET装置、特に所望の関数形のId−Vd特性を
得ることができるMOSFET装置に関するものである。

（従来の技術） MOSFETのドレイン電流はゲート電圧とドレイン電圧の関
数である。この関係は非飽和領域においては、ドレイン
電圧の２次関数であり、飽和領域においてはドレイン電
圧によらずに一定であり、その関数形は決まっている。
そこで、従来のMOSFET素子設計では電流を決める関数全
体にかかる係数を設定しており、Id−Vd特性の関数形は
変更することはできなかった。また、所望の関数形のId
−Id特性を有するMOSFETは存在していなかった。

一方、関数発生器はファンクションジェネレータあるい
は非線形なシステムをアナログ・コンピュータで解析す
る場合に用いられてきたが、ファジイ・コンピュータの
要素としての応用が注目されている。すなわち、1980年
代に入って、ファジイ制御の実用化が始まったが、従来
のディジル・コンピュータはファジイ情報を処理するに
は適していないため、ファジイ情報を効率的にかつ高速
処理し、消費電力の少ないファジイコントロール専用の
コンピュータの開発が要請されている。そこで、ファジ
イ集合を記述する各種メンバーシップ関数を内蔵するIC
とファジイ論理を処理するICがあればファジイ集合を従
来のデジタル・コンピュータで処理することにより簡単
に行なえる。

一方、ファジイ論理を処理するためには種々の関数発生
器が必要である。現在の技術では、関数発生器は非線形
な関数を折線で近似し、ダイオード、抵抗定電圧源、定
電流源を用いて構成されている。

（発明が解決しようとする課題）ダイオード、抵抗、定電流源等の種々の素子から構成さ
れる関数発生器は部品点数が多すぎる欠点がある。特
に、精度を高めようとするには多数の素子が必要になっ
てしまう。一方集積回路の製造技術を用いれば、電極領
域の幾何学的なパターンを所望の形状に設定することが
できる。

従って、本発明の目的は、各電極領域のパターン形状を
適切に設定することにより所望の関数形のId−Vd特性が
得られるMOSFET装置を提供するものである。

（課題を解決するための手段）本発明によるMOSFET装置は、一導電形半導体基体と、反
対導電形のソース領域と、同じく反対導電形のドレイン
領域と、これら領域の電極と、前記ソース領域とドレイ
ン領域との間に位置するチャネル領域と、このチャネル
領域から絶縁層によって分離されているゲート電極とを
具えるMOSFET装置において、前記ゲート電極のドレイン側端部を、動作中に形成され
るチャネルの延在方向と直交する方向に沿って階段状に
形成し、ドレイン電圧に応じてステップ状に変化するド
レイン電流を出力するように構成したことを特徴とする
ものである。

（作用）ゲート電極のドレイン側端部が絶縁層を介してドレイン
領域と重なり合っていない場合（本明細書において、こ
の重畳していない部分を「ギャップ区域」と称すること
にする）、このギャップ区域には反転層が形成されず、
従ってチャネルが形成されないことになる。一方ドレイ
ン領域の周縁にはpn接合が形成されるから、ドレイン領
域の周縁に空乏層が形成される。この空乏層は、ドレイ
ン電圧が増大するにつれて拡大し、ゲート電極側の端部
においてはゲート電極側にはり出すように徐々に拡大す
る。そして、空乏層の端部がゲート電極の端部の真下ま
で広がると、チャネルと接続するような形態となり、こ
のドレイン空乏層がキャリアに対してドレインとして機
能し、この結果ギャップ区域にもチャネルが形成される
ことになる。従って、ゲート電極とドレイン領域との間
に、距離が変化するギャップ区域を形成すれば、ドレイ
ン電圧が徐々に増大するにつれてチャネル幅も徐々に増
大し、従ってドレイン電流が増大する。そして、ドレイ
ン電流の増加形態はギャップ形状にほぼ対応し、例えば
ギャップ長がステップ状に変化するギャップ部を形成す
れば、ドレイン電圧が増大するにつれて第２図に示すよ
うなステップ状に増大するドレイン電流Idが形成され、
ギャップ長が線形に変化するギャップ部を形成すれば、
ほぼ線形に増加するドレイン電流が得られる。本発明は
このような認識に基づくものであり、ギャップ形状や基
板の不純物濃度を適切に設定し、所望の関数形の出力特
性が得られるMOSFET装置を提供しようとするものであ
る。従って、本発明によれば、ゲート電極とドレイン領
域との間のギャップを適切に設計することにより、１個
のFET装置を用いるだけで所望の関数形の関数発生器を
実現することができる。

（実施例）第１図は本発明によるMOSFET装置の一例の構成を示すも
のであり、第１図ａは平面図、第１図ｂはＩ−Ｉ線で切
った断面図、第１図ｃはII−II線で切った断面図、第１
図ｄは模式的平面図である。本例では、ステップ状のド
レイン電流を出力するＰチャネルMOSFETの設計例につい
て説明する。ｎ形の基板１を用い、ボロン拡散によりＰ
形のソース領域２及びドレイン領域３を形成する。従っ
て、ドレイン領域のｎ形領域と接する周縁にpn接合およ
び空乏層が形成される。これらソース領域２及びドレイ
ン領域３は矩形状に形成し、これらソース領域２とドレ
イン領域３との間にｐチャネルを形成する。基板１の表
面にSiO₂より成る絶縁層４を形成し、この絶縁層４上の
チャネルが形成される部分にゲート電極５を形成する。
さらに、絶縁層４のソース及びドレイン領域に対応する
部分にソース電極６及びドレイン電極７をそれぞれ形成
する。第１図ａに示すように、ソース領域２のゲート電
極５側の端部とゲート電極５のソース領域２側の端部
は、絶縁層４をはさんで互いに重なり合うように形成す
る。一方、ゲート電極５のドレイン側端部は、第１図ａ
に示すようにチャネルと直交する方向に沿って順次ドレ
イン領域３に近づくように階段状に形成し、階段部5aだ
けが絶縁層４を介してドレイン領域３と重なり合い、残
りの２個の階段部5b及び5cはドレイン領域と重なり合わ
ないように形成し、ギャップ区域を形成する。第１図ｄ
に示すように、階段部5a〜5cのチャネルと直交する方向
の幅をそれぞれW₁,W₂およびW₃とし、階段部5b及び5cの
ギャップ長（ゲート電極端からドレイン領域の端部まで
の距離）をl₂及びl₃とする。

第２図は第１図に示すMOSFET装置のId−Vd特性を示す模
式的グラフである。横軸はドレイン電圧（Vd）を示し、
縦軸はドレイン電流（Id）を示す。尚、これらVd及びId
は相対値である。尚、pn接合は階段接合として取り扱
う。ゲート電極に適当なゲートバイアスを印加し、ドレ
イン電圧Vdを徐々に増大するとIdも徐々に増大し第１の
飽和領域に達する。このとき、Vdはまだ低いため階段部
5b及び5cの区域に形成される空乏層８がゲート電極５の
真下まで広がらず、階段部5aの部分だけにチャネルが形
成され、幅W₁に相当する量のドレイン電流が流れる。さ
らに、Vdが増大し階段部5bの空乏層８がゲート電極５の
真下までに広がり、このギャップ区域にもチャネルが形
成され、（W₁＋W₂）に相当するドレイン電流が流れる。
さらに、ドレイン電圧を増大させると、階段部5cに形成
される空乏層が広がり、このギャップ区域にもチャネル
が形成され、（W₁＋W₂＋W₃）に相当するドレイン電流が
流れる。このように、ギャップ長の異なる３個のギャッ
プ区域を形成するだけで、３段階にステップ状に変化す
るドレイン電流を出力することができる。

第３図は本発明を説明するための参考例を示すものであ
り、第３図ａは各領域の構成を示す線図的平面図、第３
図ｂはId−Vd特性の実測値を示すグラフである。本例で
は、ドレイン電流がほぼ線形に増加するｐチャネルMOSF
ET装置の設計例を説明する。ｎ形基板に矩形のｐ形のソ
ース領域10及び矩形のｐ形ドレイン領域11を形成し、こ
れらの領域間に絶縁層を介してゲート電極12を形成す
る。ゲート電極は、ソース側端部においてソース領域と
重畳させる。一方、ドレイン側端部においては、その端
縁を、ドレイン領域11のゲート側の端縁に対して角度φ
＝13°傾斜した直線状に形成する。そして、図面上の下
側の区域においてゲート電極をドレイン領域に重畳させ
る。従って、ゲート電極とドレイン領域との間にギャッ
プ長が線形に変化するギャップ区域12が形成される。第
３図ｂにおいて、実線は上述した構成のId−Vd特性を示
し、破線はソースとドレインとを入れ換えて測定した実
測値を示す。ゲート電極とドレイン領域との間にギャッ
プを形成した場合、ゲート電圧V_Gが−12V〜−20Vの範囲
において、ドレイン電流はドレイン電圧の増大に伴って
ドレイン電流もほぼ線形に増大している。一方、ソース
領域とゲート電極との間にギャップを形成した場合、ド
レイン電圧が増大すると飽和値に達している。この実測
結果から、ゲート電極とドレイン領域との間に形成した
ギャップ区域の空乏層の伸長がId−Vd特性に強く寄与し
ていることが理解できる。

第４図は本発明のMOSFET参考例を示すものであり、第４
図ａはソース及びドレイン領域とゲート電極の形状を示
す線図的平面図、第４図ｂはそのId−Vd特性の実測値で
ある。本例では、IdがVdに対してほぼ比例的に増大する
設計例を示す。

比例特性を実現するには不純物濃度の薄い基板にpn階段
接合によりソース及びドレイン領域を形成し、ゲート幅
をVdに比例して伸長させ、チャネル長をゲート幅に反比
例させればよい。

まず、ソース領域を矩形に形成し、ゲート電極をソース
領域端をＸ軸に平行にして、Ｙ軸方向のチャネル長がゲ
ート幅に反比例するように作る。次にドレインとしてゲ
ートのドレイン端を平行移動したものを考える。ギャッ
プ側に等間隔で後退するｎ本の平行移動曲線群を考え
る。本例では簡単のためこれを４本の等間隔平行移動曲
線群で示す。ここで、ソース・ゲート端に垂直にゲート
幅方向に等間隔でｎ等分し、その交点をｎ個ステップで
左右外側に向かって曲線間を結ぶ。こうすれば、ギャッ
プに比例したゲート幅で、ゲート幅に反比例したゲート
長が得られる。このゲート長をゲート幅で積分するので
ゲート幅の２乗つまりギャップの２乗特性が得られる。
階段接合であれば、この結果、第４図ｂに示すドレイン
電圧にほぼ比例したId−Vd特性が得られた。

第５図も本発明を説明するための参考例を示す。本例で
は、ゲート電極32をソース及びドレイン側の両方におい
て、楔状の凹部を形成し、ソース領域30及びドレイン領
域31は楔状に形成する。ソース及びドレイン領域の楔角
は２θ＝53°とした。また、ゲート電極とドレイン領域
との間に形成したギャップの角度は13°である。ソース
領域とドレイン領域の先端間の最小チャネル長は50μｍ
である。このような構成のFETにおいて、ドレイン領域
の先端がゲート電極下に侵入するような３個のFET装置
を製作し、そのId−Vd特性を実測した。侵入量は０μ
ｍ、10μｍ及び20μｍとし、その実測結果を第６図ａ〜
ｃにそれぞれ示す。尚、実線は計算結果を示し、破線は
実測値を示す。第６図ａ〜ｃより明らかなように、３個
のFET共にVdが増大してもIdは飽和に達せず、Vdの増大
に従ってIdも増大している。またドレイン領域の先端の
侵入量が大きくなるに従ってドレイン電流も増大し、飽
和に接近する傾向が見られる。尚、ドレイン電圧が低い
場合、電流増加の変化が計算値より大きいことは、低濃
度基板の場合空乏層の広がりがより大きくなることに起
因していると考えられる。従って、低濃度基板を用いた
方が、製作時のクリアランスを広く設定できる利点があ
る。

第７図ａ及びｂは本発明を理解するための参考例を示す
線図的平面図である。第７図ａはソース領域40とドレイ
ン領域41との間にドレイン側端部が円形をしたゲート電
極を形成した例を示す。尚、ゲート電極のドレイン端は
楕円形に形成することもできる。第７図ｂに示す実施例
では、ソース領域50を矩形とし、ドレイン領域51に楔形
の凹部を形成し、ゲート電極52のドレイン端を楔形に構
成する。

次に、特性のシュミレーション結果について説明する空乏領域が拡大し、ゲート幅が変化するというMOSFETの
モデル計算を従来の不純物原子熱拡散理論及びMOSFETの
動作理論にもとずいて試みた。ここでは、MOSFETのモデ
ルとしてgradual channel近似（１）式において移動度
μの電界依存性（２）式を考慮した。

Vd＜（Vg−Vt）において、 Id＝μCo×（W/L）｛Vg−Vt）Vd−Vd×Vd/2 （１） μ＝μo/［｛１＋θ（Vg−Vt）｝ ×｛１＋Vd/L）（μo/Vsat）｝］（２）ここで、Vd＜（Vg−Vt）の場合には（８），（９）式に
おいてVg＝Vg−Vtとおく。Vsatはパラメータで飽和速度
に相当する。

（１）式の（W/L）；縦横比がドレイン電圧に依存する
関係を次のように計算することができる。ギャップ領域
ではドレイン電圧Vgが全て空乏領域に加わるが、バック
ゲート領域ではドレインからの電位が（Vg−Vt）以上に
なるピンチオフ領域だけが空乏領域となっている。そこ
で、空乏領域の電位差はピンチオフ領域で｛Vd−（Vg−
Vt）｝とギャップ領域より小さく、ピンチオフ空乏領域
の厚さｄはゲート電圧が大きい程狭いことになる。他
方、ギャップ領域の空乏層は電位差Vdで形成される。こ
の空乏領域の厚さｄは基板の不純物イオン密度Ｎ分布に
も依存する。不純物イオンの濃度分布はドレインの境界
付近で変化している。

ここでは簡単のため、ａ）傾斜接合とｂ）階段接合を考
える。

ａ）傾斜結合；治金学遷移領域の不純物イオン分布をａ
［atoms/cm³/cm］とすれば空乏層の厚さＤは（３）式で
与えられる。

ここで、Vd＞のとき、ギャップ側の空乏層の厚さｄは
（４）式で近似できる。

ｂ）階段接合;p及びｎ領域の不純物イオン分布を（Na＞
Nd）として階段接合近似すれば空乏領域の厚さＤは（1
2）で与えられる。

ここで、Vd＞φ、Na＞Nf＝Ｎのとき、空乏層の厚さｄは
（13）式で近似できる。

空乏層がpn接合の治金学的遷移領域から基板領域までお
よんで伸長すれば、その厚さは傾斜接合領域のVdの（3/
2）乗：｛（４）式｝から一定濃度領域のVdの（1/2）
乗：｛（３）式｝に途中で替えて近似することができ
る。

次に、ギャップの形状を考慮する。ゲート電極とドレイ
ン間のギャップがくさび角ψの場合にはゲート電極のド
レイン端は（７）式で拡大する。

Δｄ＝d/sinψ＝d/sin13°＝4.45×ｄ（７）このゲート電極が第５図のごとく、くさび状にくびれた
角度２が２＝２（ψ＋θ）＝２×39.5のFETの場合
には、ゲートの幅Ｗは（８）式となり、チャネル長はド
レイン部のみ伸長するので（９）式のごとく近似でき
る。

Ｗ＝W₀＋２＊Δｄ＊sin ＝W₀＋２＊Δｄ＊sin39.5° ＝W₀＋1.2721Δｄ（８）（Ｌ＞Lo,W＞Woのとき）Ｌ＝Lo＋Δｄ＊sin＝Lo＋0.7716Δｄ（９）（Ｌ＜Lo,W＜Woのとき）Ｌ＝Lo−Wo/tanθ＝Lo−2.0057Wo （10）ここで、増加したゲート幅をｎ個に等分割し、増加した
クサビ形MOSFETを既存のFETのチャネルの縦横比の増加
分Δ（W/L）eqとして求めると、（11）式のΣを積分で計算すると、Ｌ＝Lo＋（Ｗ−Wo）／（２×tan）より、 Δ（W/L）eq＝（２×tan）×［I_n｛（Ｗ−Wo）＋２×tan｝−I_n｛２＊Lotan｝］（13）（Ｗ−Wo）／（２×tan｝＜１のとき対数関数の転回
式In（１×Ｘ）＝Ｘ−Ｘ×X/2を用いて Δ（W/L）eq〜（２×tan）×［（Ｗ−Wo）/2×tan
｝］ ×［１−（Ｗ−Wo）／｛４×Lotan｝］＝｛（Ｗ−W
o）/Lo｝ ×［１−（Ｗ−Wo）／｛４×Lotan｝］（14）他方、ΔＬの平均チャネルをΔL/2として、増加したチ
ャネルの縦横比（W/L）eqを計算すると Δ（W/L）eq〜（２×tan）×｛Lo＋（Δｄ）×（cos
）/2｝＝｛（Ｗ−Wo）/Lo｝［1/｛１＋（Ｌ−Lo）／（２×L
o）｝］＝｛（Ｗ−Wo）/Lo｝［1/｛１−（Ｌ−Lo）／（２×L
o）｝］（15）（15）式となり、（14）式と一致する。ψを小さな値に
すればMOSFETの特性に特徴が大きく現れる。

（12）式を用いて試作したクサビ形ギャップMOCFETのシ
ミュレーションを行った。MOS界面は半導体内のバルク
と原子状態が異なるのでその不純物濃度プロフィルはバ
ルクとは相違する可能性があるが、バルクの不純物原子
の熱拡散の理論から濃度プロフィルを求めてみると、ド
ープしたアクセプタの密度が基板の10＋15［atoms/c
m³］のドナ密度と等しくなるpn境界の位置が表面より3.
6μｍであり、その濃度が1/100になる位置は4.3μｍで
ある。その間隔0.7μｍの濃度変化はガウス分布であ
る。

他方、一様なドナ密度基板に形成される空乏層の厚さは
（13）式を用いて求めてみると、ドレイン電圧がしきい
ち電圧以上の高いところでは不純濃度は傾斜濃度より一
定度領域に及ぼす補償効果を考慮し、不純物イオン濃度
を80％の値:N＝８×10＋14［atoms/cm³］一定とし、空
乏層の式（６）および縦横比の式（12）にもとずいた計
算結果を第６図a,b,cの実線で示す。

このシミュレーションではチャネル長に関係する移動度
のドレイン電界依存性はあまり大きく変化しないので、
簡単のため飽和領域の値すなわちVd＝Vg−Vtで近似し
た。

また、ゲート電極とボロン拡散とがオーバーラップして
形成されるクサビ形ソースドレインMOSFETの部分は平均
チャネル長とゲート幅の比で等価的なMOSFETの縦横比と
した。計算はゲート酸化膜の厚さ750Å、しきいち電圧V
t＝2.5V、ゲートの幅および長さの初期チャネルをμｍ
単位でそれぞれ、ａ）:Wo＝9;Lo＝62.b）:Wo＝24;Lo＝6
5.c）:51;Lo＝71として行った。

このシミュレーション（実線）は測定結果（点数）とほ
ぼ一致する。非飽和領域付近で測定値の電流が多いのは
ドレインのpn接合領域の不純物濃度によるもので、実際
には不純物イオンが補償され濃度が薄く少ない電圧で空
乏領域が形成されるからである。測定結果Fig.5のゲー
ト電圧依存特性はゲート電圧もドレイン空乏層形成に寄
与し、表面の不純物濃度も変化していることを物語って
いる。

この不純物原子濃度分布は人為的にコントロールするこ
とが可能である。

（発明の効果）以上説明したように本発明によれば、ゲート電極のドレ
イン側端部をチャネル方向と直交する方向に沿って階段
状に形成しているので、所望のステップ状に変化するId
−Vd特性を実現することができる。この結果、１個のMO
SFET装置により所望の関数出力を形成できる関数発生器
を表現できる。

【図面の簡単な説明】

第１図ａ〜ｄは本発明によりMOSFET装置の第１実施例を
示す線図的平面図、Ｉ−Ｉ線断面図、II−II線断面図、
及び模式的平面図、第２図は第１実施例のMOSFET装置のId−Id特性を示すグ
ラフ第３図は参考例のMOSFET装置の模式的平面図及び出力特
性を示すグラフ、第４図ａ及びｂは参考例のMOSの構成を示す線図的平面
図及び出力特性を示すグラフ、第５図は参考例のMOSFET装置の構成を示す線図的平面
図、第６図ａ〜ｃは参考例のMOSFET装置ドレイン領域をゲー
ト側にそれぞれ、０μｍ、10μｍ、及び20μｍ移動させ
たときの出力特性を示すグラフ、第７図ａ及びｂは本発明によるMOSFET装置の参考例の構
成をそれぞれ示す線図的平面図である。１…基板、２…ソース領域３…ドレイン領域、４…絶縁層５…ゲート電極、６…ソース電極７…ドレイン電極、８…空乏層９…反転層

Claims

【特許請求の範囲】

【請求項１】一導電形半導体基体と、反対導電形のソー
ス領域と、同じく反対導電形のドレイン領域と、これら
領域の電極と、前記ソース領域とドレイン領域との間に
位置するチャネル領域と、このチャネル領域から絶縁層
によって分離されているゲート電極とを具えるMOSFET装
置において、前記ゲート電極のドレイン側端部を、動作中に形成され
るチャネルの延在方向と直交する方向に沿って階段状に
形成し、ドレイン電圧に応じてステップ状に変化するド
レイン電流を出力するように構成したことを特徴とする
MOSFET装置。