JPH03180932A - 命令解読装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 入力される命令コードを解読して制御信号を生成する命
令解読装置に関し、 回路規模を大きくすることなく、信号遅延の少ない命令
解読装置を提供することを目的とし、制御信号生成部を
複数のブロックに分割し、各ブロックには、命令を解読
するコード解読部と、制御信号を生成する制御信号生成
ユニットを設けた分散制御方式の命令解読方式において
、入力される命令コードのＩＤ部分を連続したシーケン
シャル番号に変換するコード変換部を設け、各ブロック
にはこのコード変換部の出力を与え、各ブロックはコー
ド変換部の出力を受けてシーケンシャル番号を再度デコ
ードし、制御信号を生成するように構成する。

［産業上の利用分野］ 本発明は入力される命令コードを解読して制御信号を生
成する命令解読装置に関する。

ディジタルシグナルプロセッサ（ＤＳＰ）や命令セット
を小さくして高速に命令を実行するＲＩ５Ｃ（Ｒｅｄｕ
ｃｅｄ　　　Ｉｎ５ｔｒｕｃｔｉｏｎＳｅｔ　　Ｃｏｍ
ｐｕｔｅｒ）においては、命令のデコードは極めて高速
に行われる必要がある。

また、高速動作のため、これらの装置の命令のビット幅
は大きく　（例えば３２ビツト）とられている。このた
め、命令のデコードはＰＬＡ（Ｐｒ。

ｇｒａｍａｂｌｅ　　Ｌｏｇｉｃ　　Ａｒｒａｙ）等の
デバイスだけでは構成できず、ランダムゲートで構成せ
ざるをえなかった。このため、回路設計時の複雑さや回
路規模が大きくなり、設計工数が大きくなっていた。従
って、命令解読装置としては回路規模が小さくなること
が要請されている。

［従来の技術］ 第７図はＤＳＰの構成例を示すブロック図である。ＤＳ
Ｐは大きく分けて、プログラムシーケンス制御ブロック
１．アドレス演算ブロック２．演算ブロック３．特種レ
ジスタ／カウンタブロック４及びＩ１０インターフェイ
スブロック５より構成されている。このうち、命令を解
読（デコード）する部分はプログラムシーケンス制御ブ
ロック］である。

プログラムシーケンス制御ブロック］において、１ａは
実行するプログラムが格納されたｌＲＯＭ。

］ｂは該ｌＲＯＭ１．ａの内容を読出して保持するイン
ストラクションレジスタ（ＩＲ）、ｌｃは■Ｒ１ｂの内
容を取り出して解読するデコーダ、］ｄはｌＲＯＭ１ａ
にアドレスを与えるプログラムカウンタ（Ｐ　Ｃ）であ
る。

ここで、ｌＲＯＭ１ａに格納されている命令は、第８図
に示すようなフォーマットをもっている。

（ａ）はオペランド指定のある場合を、（ｂ）はオペラ
ンド指定のない場合をそれぞれ示している。

図に示すＩＤは命令を区別するための識別ビットを示し
ている。一般に、命令にはオペランドをもつものと、も
たないものがある。

オペランドを多くもつものに対してはビット数の短いＩ
Ｄを割当て、オペランドのない命令に多くのビットのＩ
Ｄを割り当てるようにして、全体の命令のビット長を短
くすることができる。従っづ て、１命令を１ワードで表わすことが要求されるＲＩＳ
Ｃプロセッサにおいては上述したような手法がよく利用
される。

第９図は従来の命令解読方式のブロック図である。第８
図に示すようなフォーマットをもつ命令は解読部１０に
より命令に対応する信号線に分解される。解読部１０の
出力は１命令に１本の信号線が対応している。従って、
命令の数だけの信号線が必要となる。分解された信号は
制御信号！に底部１１に入って各制御信号に再編成され
る。この方式は、各ブロックで必要となる全ての制御信
号を一括して作成するものである。

第１０図は従来の他の命令解読方式のブロック図である
。図に示す例は、タイマブロック、加算ブロック、乗算
ブロックというふうに、機能別にブロック化されている
。命令バス２ｏに乗ってきた命令は各ブロック２１に入
る。各ブロックにおいては、解読部２１ａで命令の解読
を行い、生成部２１ｂで解読結果に応じた制御信号の生
成を行う。この方式は、各ブロック毎に必要となる制御
信号を生成する分散方式となっている。

［発明が解読しようとする課題］ 第９図に示す方式では、回路規模を小さくすることがで
きる反面、多数の制御信号を一括して作るため、設計が
難しい。また制御信号の配線長が大きくなり、信号の遅
延が大きくなる。更にはブロック間の配線が多くなり、
チップレイアウトが難しくなるという不具合がある。こ
れに対して第１０図に示す方式では、各ブロック毎に制
御信号を生成するため、制御信号の遅延が少なく、チッ
プ上の配線が容易である。その反面、各ブロック間に同
じ解読部をもつため、回路規模が大きくなってしまう。

更に命令バスがチップの各部に配線されるため、レイア
ウトが難しいという不具合がある。

本発明はこのような課題に鑑みてなされたものであって
、回路規模を大きくすることなく、信号遅延の少ない命
令解読装置を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
３０は複数のブロックで、制御信号生成部を複数のブロ
ックに分割したものである。各ブロック３ｏには、命令
を解読するコード解読部３０ａと、制御信号を生成する
制御信号生成ユニット３０ｂが設けられている。３１は
入力される命令コードのＩＤ部分を連続したシーケンシ
ャル番号に変換するコード変換部、３２は各ブロック３
０とコード変換部３１とを接続する命令バスである。

［作用］ コード変換部３１は命令コードを受けると、可変長ビッ
トのＩＤ部を連続したシーケンシャル番号に変換する。

変換後の命令のフォーマットは第２図に示すようにシー
ケンシャル番号と、命令セットとマシンコードから構成
されたものとなる。

各ブロック３０ではこのコード変換部３１の出力を受け
て、コード解読部３０ａがシーケンシャル番号を再度デ
コードし、制御信号生成ユニット３０ｂで制御信号を生
成する。

ここで、シーケンシャル番号は各命令をある順番に割り
振った単純なものであり、各ブロック３０のコード解読
は、容易に行える。また、このような構成とすることに
より、分散制御方式（第１０図参照）の欠点である回路
規模を大きくする必要はなくなり、また命令バスより少
ない本数のバスにより実現することができる。また、第
９図。

第１０図の従来例では、各ブロック単位でのシミュレー
ションを行う場合のテストデータの作成が難しかったが
、本発明によれば制御用の入力データは単なるカウンタ
出力のようなものでよく、自動発生も行えるものとなり
、シミュレーションも容易に行える。

［実施例コ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は命令解読部の一実施例を示す構成図である。第
１図と同一のものは、同一の符号を付して示す。図の実
施例は、第１図のコード解読部３０ａと制御信号生成ユ
ニット３０ｂとを示している。命令バス３２を介して入
ってくるシーケンシャル番号は、バイナリデコーダ４０
によりデコードされる。第４図は入力が３入力の場合の
デコダの論理を示している。

入力に応じて第４図に示すようにデコードされるバイナ
リデコーダ４０の出力は、多入力オアゲート４１に入る
。該オアゲート４１の出力は、フリップフロップ４２に
入り、クロックでラッチされ制御信号として出力される
。

第５図はコード変換部３１の動作説明図である。

（ａ）に示すようなマシンコードが入力されるものとす
る。このマシンコードは、第８図に示すように命令の種
類に応じてＩＤビットの長さが異なるものである。ＩＤ
は１ビツト幅から最大５ビット幅まで変化するものとす
る。このようなマシンコードが入力されると、コード変
換部３１は（ｂ）に示す論理でコード変換を行い４ビツ
トのコードに変換する。ＩＤビット幅の大小にかかわら
ず全て４ビツトのシーケンシャル番号に変換される。

このようにして変換された４ビツトのシーケンシャル番
号が続くコード解読部３０ａに入ることになる。

第６図は本発明の動作を示すタイミングチャートである
。（ａ）はプログラムカウンタの動作を、（ｂ）はイン
ストラクションレジスタＩＲの動作を、（Ｃ）はインス
トランジョンレジスタＩＲＩの動作を、（ｄ）はインス
トラクションレジスタＩＲ２の動作をそれぞれ示してい
る。命令の実行はパイプラインで行われる。プログラム
カウンタにより示されるｎ番地の命令は、インストラク
ションレジスタＩＲに読込まれる。そして、図の■の期
間に１マシンサイクルかけてコード変換が行われる。

コード変換された命令はインストラクションレジスタＩ
ＲＩに入り、図の■の期間でコードの解読が行われる。

解読されたデータはインストラクションレジスタＩＲ２
に入り、図の■の期間で制御信号が出力される。

［発明の効果］ 以上、詳細に説明したように、本発明によれば命令を受
けてＩＤ部分をシーケンシャル番号に変換した後、各制
御信号生成部（ブロック）に与えてやることにより、各
ブロックではシーケンシャル番号をデコードすればよく
、コード解読が容易となる。従って、本発明によれば回
路規模を大きくする必要がない。また分散方式を採用し
ているため、信号遅延の少ない命令解読装置を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は変換後の命令フォーマットを示す図、第３図は
命令解読部の一実施例を示す構成図、第４図はデコーダ
の論理を示す図、 第５図はコード変換部の動作説四図、 第６図は本発明の動作を示すタイミングチャー第７図は
ＤＳＰの構成例を示すブロック図、第８図は命令のフォ
ーマットを示す図、第９図は従来の命令解読方式のブロ
ック図、第１０図は従来の他の命令解読方式のブロッ図
である。 第１図において、 ３０はブロック、 ３０ａはコード解読部、 ３０ｂは制御信号生成部、 ３１はコード変換部、 ３２は命令バ′スである。 り

Claims (1)

1. 【特許請求の範囲】 制御信号生成部を複数のブロック（３０）に分割し、 各ブロック（３０）には、命令を解読するコード解読部
   （３０ａ）と、制御信号を生成する制御信号生成ユニッ
   ト（３０ｂ）を設けた分散制御方式の命令解読方式にお
   いて、 入力される命令コードのＩＤ部分を連続したシーケンシ
   ャル番号に変換するコード変換部（３１）を設け、 各ブロック（３０）にはこのコード変換部（３１）の出
   力を与え、各ブロックはコード変換部（３１）の出力を
   受けてシーケンシャル番号を再度デコードし、制御信号
   を生成するように構成した命令解読装置。