JPH0221333A - アドレス生成装置 - Google Patents
アドレス生成装置Info
- Publication number
- JPH0221333A JPH0221333A JP17086488A JP17086488A JPH0221333A JP H0221333 A JPH0221333 A JP H0221333A JP 17086488 A JP17086488 A JP 17086488A JP 17086488 A JP17086488 A JP 17086488A JP H0221333 A JPH0221333 A JP H0221333A
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- 238000012986 modification Methods 0.000 claims description 2
- 230000004048 modification Effects 0.000 claims description 2
- 238000006073 displacement reaction Methods 0.000 abstract description 5
- 101100257986 Arabidopsis thaliana S-ACP-DES4 gene Proteins 0.000 description 5
- 101100433697 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) AAD4 gene Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるアドレス生成の制御に関
し、特に、アドレス生成の最終結果を出す為に複数回の
演算を行う装置の制御に関する。
し、特に、アドレス生成の最終結果を出す為に複数回の
演算を行う装置の制御に関する。
従来、この種の装置は、複数回の演算を行う為のアドレ
ス演算制御ロジックが独立して存在し、他のアドレス演
算制御２例えば、実行中の命令によって変更されるアド
レス生成要素を用１／’ｉて７ドレス演算を行う場合の
、アドレス演算終了認識をその要素の変更終了まで延期
する制御と並行して働く様になっていた。
ス演算制御ロジックが独立して存在し、他のアドレス演
算制御２例えば、実行中の命令によって変更されるアド
レス生成要素を用１／’ｉて７ドレス演算を行う場合の
、アドレス演算終了認識をその要素の変更終了まで延期
する制御と並行して働く様になっていた。
しかしながら、この従来の技術では、アドレス演算終了
を認識するための専用ロジックが必要であるため、その
分のロジック量の増加が大きいという欠点があった。
を認識するための専用ロジックが必要であるため、その
分のロジック量の増加が大きいという欠点があった。
そこで本発明の技術的課題は、上記欠点に鑑み複数回連
続のアドレス演算実施のための機能追加等を不要とした
アドレス生成装置を提供することである。
続のアドレス演算実施のための機能追加等を不要とした
アドレス生成装置を提供することである。
本発明によれば、ｌ命令の実行中に２次命令の解読及び
そのオペランド読み出しに必要なアドレスを、複数のア
ドレス生成要素から演算する演算手段とそのアドレス生
成要素として実行中の命令で変更が加えられるものを使
用した時に、アドレス演算終了の認識を、その変更要素
の変更終了時まで延期する延期手段と、アドレス生成要
素の個数が、所定の入力数（同時演算可能な数）よりも
多い場合に、前記演算手段によりアドレス演算の実行を
その個数に合わせて複数回連続して行なわせ、その間、
アドレス演算の終了認識を延期するためにアドレス要素
の変更が終了していない状態を擬似的に発生させる擬似
アドレス変更発生手段とを有していることを特徴とする
アドレス生成装置が得られる。
そのオペランド読み出しに必要なアドレスを、複数のア
ドレス生成要素から演算する演算手段とそのアドレス生
成要素として実行中の命令で変更が加えられるものを使
用した時に、アドレス演算終了の認識を、その変更要素
の変更終了時まで延期する延期手段と、アドレス生成要
素の個数が、所定の入力数（同時演算可能な数）よりも
多い場合に、前記演算手段によりアドレス演算の実行を
その個数に合わせて複数回連続して行なわせ、その間、
アドレス演算の終了認識を延期するためにアドレス要素
の変更が終了していない状態を擬似的に発生させる擬似
アドレス変更発生手段とを有していることを特徴とする
アドレス生成装置が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図を参照して、命令が命令レジスタＩＲＩに入って
おシ、命令機能部ＯＰ２と、変位値ｄ’３とに分かれて
いるとする。ＯＦ２で指定されるアドレス生成は、３人
力加算器ＡＡＤ４で、レジスタＰＣ５，ＢＲ６，ＩＤＲ
７，デコーダＩＬＤ ８ 、 変位値ｄ３の各要素の
加算により行なわれ、生成されたアドレスはアドレスレ
ジスタＡ Ｒｌ （９）にセントされ、その出力ＡＤＨ
がオペランドアドレスとして用いられる。前命令のＯＦ
２はレジスタｏｐｔ（ｔｏ）にセットされている。
おシ、命令機能部ＯＰ２と、変位値ｄ’３とに分かれて
いるとする。ＯＦ２で指定されるアドレス生成は、３人
力加算器ＡＡＤ４で、レジスタＰＣ５，ＢＲ６，ＩＤＲ
７，デコーダＩＬＤ ８ 、 変位値ｄ３の各要素の
加算により行なわれ、生成されたアドレスはアドレスレ
ジスタＡ Ｒｌ （９）にセントされ、その出力ＡＤＨ
がオペランドアドレスとして用いられる。前命令のＯＦ
２はレジスタｏｐｔ（ｔｏ）にセットされている。
いま、レジスタＢＲ６が前命令によって変更中で、なお
且つ、 ＡＡＤ４の入力であると、それがｏｐｔ（ｔ
Ｏ）とＯＦ２かも、アドレス生成制御回路ＡＤＣＩＩで
検出され、信号ＢＲＵがＡＤＣＩＩから出力される。Ｂ
ＲＵはＢＲ６に値をセットし。
且つ、 ＡＡＤ４の入力であると、それがｏｐｔ（ｔ
Ｏ）とＯＦ２かも、アドレス生成制御回路ＡＤＣＩＩで
検出され、信号ＢＲＵがＡＤＣＩＩから出力される。Ｂ
ＲＵはＢＲ６に値をセットし。
Ａ Ｒｌ （９）へのＡＡＤ４の出力のセットを押さえ
。
。
ＢＲ６の変更が終了した時点で出力されなくなり。
その結果、 ＡＲＩ（９）にＡＡＤ４の値がセットさ
れる。
れる。
このタイムチャートを第２図に示す。
ＯＦ２で指定されるアドレス演算が、レジスタＰＣ５、
デコーダＩＬＩ）８． レジスタＩＤＲ７，変位値ｄ
３の４種の要素の加算である場合、 ＡＤＤ４は３人
力であるため、−度には計算できない。
デコーダＩＬＩ）８． レジスタＩＤＲ７，変位値ｄ
３の４種の要素の加算である場合、 ＡＤＤ４は３人
力であるため、−度には計算できない。
この時は、まず、 ＰＣ５，ＩＬＤ８． ｄ３の３種を
加算してレジスタＡＲ２（１２）にセットし、その結果
をもう一度ＡＡＤ４の入力に戻してＩＤＲ７と加算した
ものを、 Ａ Ｒ１（９１にセットする。
加算してレジスタＡＲ２（１２）にセットし、その結果
をもう一度ＡＡＤ４の入力に戻してＩＤＲ７と加算した
ものを、 Ａ Ｒ１（９１にセットする。
この際、最初の１回の加算時は、 Ａ Ｒｔ （９）
のセットを抑止しなければならず、その為に、 ０Ｐ
Ｉ（１０）の内容がＢＲ６変更中を表わしていなくても
、ＢＲＵを出力して、 ｐ、 Ｒｔ （９）のセット
を待たせる。このタイムチャートを第３図に示す。
のセットを抑止しなければならず、その為に、 ０Ｐ
Ｉ（１０）の内容がＢＲ６変更中を表わしていなくても
、ＢＲＵを出力して、 ｐ、 Ｒｔ （９）のセット
を待たせる。このタイムチャートを第３図に示す。
このように本発明は、アドレス生成要素が。
同時演算可能な数よりも多い時に、アドレス生成要素の
一部が使用中である状態を擬似的に作り出す事により、
ロジックのわずかな追加でアドレス生成を正しく実行さ
せることができる効果がある。
一部が使用中である状態を擬似的に作り出す事により、
ロジックのわずかな追加でアドレス生成を正しく実行さ
せることができる効果がある。
第１図は本発明の一実施例を示す。
第２図及び第３図は各々、第１図の実施例の動作タイム
チャートである。 ＭＰＸＩ、 ＭＰＸ２は各々アドレス加算器の入力を信
号ＡＣ８Ｉ、 ＡＣ３２に従い選択するセレクタである
。 ｌ・・・命令レジスタＩＲ，２・・・命令機能部ｏｐ。 ３・・・変位値ｄ、４・・・３人力加算器ＡＤＤ、
５，６゜７・・・レジスタＰＣ，ＢＲ，ＩＤＲ，８・・
・デコーダＩＬＤ。 ９・・・アドレスレジスタＡＲＩ、１０・・・レジスタ
ＯｐＨ１１・・・アドレス生成制御回路ＡＤＣ，１２・
・・レジスタＡＲ２゜ ｏｐ 第２図 第３図 ρＣ十 ＤＲ＋ｊ
チャートである。 ＭＰＸＩ、 ＭＰＸ２は各々アドレス加算器の入力を信
号ＡＣ８Ｉ、 ＡＣ３２に従い選択するセレクタである
。 ｌ・・・命令レジスタＩＲ，２・・・命令機能部ｏｐ。 ３・・・変位値ｄ、４・・・３人力加算器ＡＤＤ、
５，６゜７・・・レジスタＰＣ，ＢＲ，ＩＤＲ，８・・
・デコーダＩＬＤ。 ９・・・アドレスレジスタＡＲＩ、１０・・・レジスタ
ＯｐＨ１１・・・アドレス生成制御回路ＡＤＣ，１２・
・・レジスタＡＲ２゜ ｏｐ 第２図 第３図 ρＣ十 ＤＲ＋ｊ
Claims (1)
- １）１命令の実行中に、次命令の解読及び該次命令のオ
ペランド読み出しに必要なアドレスを、複数のアドレス
生成要素から演算し該アドレス生成要素として、該実行
中の命令で変更が加えられるものを使用できると共に、
その使用時に該アドレス演算実行終了の認識を該要素の
変更終了まで延期するアドレス生成装置において、該ア
ドレス演算時に用いられる該アドレス生成要素の個数が
所定個数よりも多い場合に、該アドレス演算の実行を該
要素の個数に応じて、複数回連続して行なわせると共に
前記アドレス要素の変更が終了していない状態を擬似的
に発生して、アドレス演算の最終回の実行終了まで該ア
ドレス演算終了の認識を延期させることを特徴とするア
ドレス生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086488A JPH0221333A (ja) | 1988-07-11 | 1988-07-11 | アドレス生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086488A JPH0221333A (ja) | 1988-07-11 | 1988-07-11 | アドレス生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221333A true JPH0221333A (ja) | 1990-01-24 |
Family
ID=15912727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17086488A Pending JPH0221333A (ja) | 1988-07-11 | 1988-07-11 | アドレス生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008241045A (ja) * | 2008-06-02 | 2008-10-09 | Ebara Corp | 動力伝達軸の継手構造 |
-
1988
- 1988-07-11 JP JP17086488A patent/JPH0221333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008241045A (ja) * | 2008-06-02 | 2008-10-09 | Ebara Corp | 動力伝達軸の継手構造 |
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