JPH03180957A

JPH03180957A - 情報処理装置

Info

Publication number: JPH03180957A
Application number: JP31884189A
Authority: JP
Inventors: Izuru Haruhara; 春原　出; Masao Tokokuni; 雅夫常国; Atsuyuki Seki; 敬幸関; Katsunori Kato; 勝則加藤; Yasuhisa Mobara; 泰久茂原; Fumio Kon; 昆　文夫; Noboru Yokoyama; 登横山; Hiroshi Hosokawa; 博司細川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-12-11
Filing date: 1989-12-11
Publication date: 1991-08-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、システムバスに接続されたＣＰＵとダイレ
クトメモリアクセスコントローラとのバス権を調整しな
がら各デバイスのデータ処理を実行する情報処理装置に
関するものである。

〔従来の技術〕

従来、この種の装置においてＤＭＡ制御を行う場合には
、データ、アドレスの各バスをＣ，ＰＵとＤＭＡ転送用
ハードウェアが共有して使用するため、そのバス権の調
整が必要となり、大別して下記（１）　、　（２）の転
送方式が採用されている。

（１）ＣＰＵがバスをアクセスしていない時を利用して
転送を行う方式（サイクル・スチール方式）。

（２）ＤＭＡ制御回路が優先となり、ＣＰＵを止めて転
送を行う方式。

このうち、（２）の方式は、さらに細分化すると、転送
データを１バイト毎にＣＰＵに制御を返ず方式（バイト
・モード）、Ｉ１０装置からブタ要求がある間ＤＭＡ制
御側が権利を持ち続ける方式（連続モード）、さらに、
必要なハイド数の転送が終了するまでＤＭＡ側が権利を
持つ方式（バーストモード）等に分かれる。

〔発明か解決しようとする課題〕

ところで、この種の装置で処理するデータバスの幅はＣ
ＰＵの処理能力およびＣＰＵファくりのデータバス幅に
よりまちまちとなっている。

そこで、ＣＰＵの扱うデータバスとＤＭＡデバイスの扱
うデータバスの幅か合わなくなると、ブタ転送の際デー
タバスを遊ばせることとなり、結果として処理能力の向
上が期待できなくなるといった問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、ＤＭＡを通常のアクセスとは異なるバス幅で行い
ＤＭＡ転送中においてＣＰＵから各ダイレクトメモリア
クセスデバイスに要求される読出しまたは書込み信号を
禁止することにより、ＤＭＡ転送中におけるＣＰＵアク
セスに伴う各ダイレクトメモリアクセスデバイスの誤動
作を正確に防止てきる情報処理装置を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係る情報処理装置は、ダイレクトメモリアク
セスコントローラがアクセス可能な各ダイレクトメモリ
アクセスデバイスとの間にハス幅調整手段を設け、さら
にこのハス幅調整手段からの読出し信号または書込み信
号発生中にＣＰＵから各ダイレクトメモリアクセスデバ
イスに対して要求される読出し信号または書込み信号を
禁止する禁止手段を設けたものである。

（作用）この発明においては、バス幅調整手段はダイレクトメモ
リアクセスコントローラまたはＣＰＵからのバス幅を調
整し、ダイレクトメモリアクセスコントローラからのア
クセス処理時間を短縮し、バス幅調整手段が各ダイレク
トメモリアクセスデバイスにデータを書込みまたは読出
し処理中にＣＰＵにバスを解放し、ＣＰＵの処理効率を
高める。その際、禁止手段がバス幅調整手段からの読出
し信号または書込み信号発生中にＣＰＵから各ダイレク
トメモリアクセスデバイスに対して要求される読出し信
号または書込み信号を禁止し、ＤＭＡ転送中におけるＣ
ＰＵアクセスに伴う各ダイレクトメモリアクセスデバイ
スの誤動作を回避させることを可能とする。

〔実施例〕

第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図であり、１はスキャナで
、静止画像を入力する。２はプリンタて、印刷結果を出
力する。３はｓｃｓ　ｒコントローラで、スキャナ１お
よびプリンタ２とのブタの入出力を行う。４は高精細型
のＣＲＴデイスプレィ、５はインタフェース、６はポイ
ンティングデバイスで、２キーを指示して座標情報、ア
イコン指示等を行う。７はインタフェース（Ｉ／Ｆ）で
、ポインティングデバイス６からの座標情報等を処理す
る。８はメモリ（スタティックＲＡＭ）で、サブＣＰＵ
９のプログラムデータを格納する。１０はデュアルポー
トメモリ（デュアルボーｌ−ＲＡＭ）１１のシリアルボ
ート側でデータの人出力を行うシリアルインタフェース
で、ポインティングデバイス６の状態を定期的に参照す
るためのタイマを内蔵している。１１はランダムホトと
シリアルボートを有するスキャナ、プリンタ用のデュア
ルポートメモリ、１２は前記ＣＲＴデイスプレィ４用の
デュアルポートメモリ、１３はメモリコントローラで、
デュアルポートメモリ１１．１２のリフレッシュ、シリ
アル読出し、シリアル書込み、疑似書込み転送タイくン
グ、ＣＰＵアクセスおよび二次元ＤＭＡを行う。１４は
アビタ（調停器）で、サブＣＰＵ９．メインＣＰＵ３３
、ＤＭＡコントローラ（ＤＭＡＣ）１３のバス権の調整
を制御するとともに、サブＣＰＵ９メインＣＰＵ３３の
割込みハンドシェークを行う。１５は画像圧縮伸張デバ
イスで、イメージブタを圧縮・伸張する。１６はバス幅
調整デバイスで、画像圧縮伸張デバイス１５の圧縮コー
ドをバス４４のバス幅に合せてデータを人出力する。

１７はデバイスで、イメージデータをＸＹ変換する。１
８はデバイスで、イメージデータの間弓・補間を処理す
る。１９〜２１はバッファで、バスを駆動する。

２２はＦＲＯＭで、電源ＯＮ時のブートプログラムや割
込みベクタを格納する。２３は立上げ時に使用するスタ
ティックＲＡＭ、２４はデバイスで、時間を管理し、シ
ステムの管理情報を電源ＯＦＦ時も記憶している。２５
はカウンタて、プロセスの切換えや時間測定を行う。２
６は割込みコントローラで、割込みが発生したときにベ
クタを出力する。２７はインタフェースで、シリアル通
信をサポートする。２８は公衆回線に接続されるモデム
、２９はインタフェースで、キーボード３０からのキー
人力をインタフェースする。３１はダイナくツクＲＡＭ
　（ＤＲＡＭ）で、システム側のプログラムデータを格
納する。３２はメモリコントローラ（ＤＲＡコントロー
ラ）で、ＤＭＡＣ３２のリフレッシュおよびメモリと各
デバイスとのＤＭＡをコントロールする。３３はメイン
ＣＰＵ、３４はデバイスて、アドレスデコート、割込み
コントロール、各制御線のコントロールを行う。

３５は各種書体のフォントや仮名漢字変換の辞書等を内
蔵したボード、３６はインタフェースで、ＩＥＥＥ８０
２．３の１０８ＡＳＥ５（いわゆるＥＴＨＲＮＥＴ）を
サポートする。３７はこの発明に係るバス幅調整手段を
構成するデバイスで、８ビット人出力のＳＣＳ　Ｉイン
タフェース３８（ダイレクトメモリアクセスデバイスを
構成する）と３２ビツトのデータ幅のデータバス４５と
のインタフェースを行う。３９は５Ｃ３ＩＩ／Ｆ付きの
ハードディスク、４０はバス幅調整デバイス、４１はイ
ンタフェースデバイスで、フロッピーディスクコントロ
ーラとバス４５とのインタフェースを行う。４２は３．
５インチのフロッピディスクドライブ、４３は１６ビツ
トのデータ幅を有するバス、４４．４５は３２ビツトの
ブタ幅を有するバス、４６は１６ビツトのデータ幅を有
するバス、４７は前記サブＣＰＵ９のみからアクセスで
きる１６ビツトのデータ幅を有するバスであり、このア
ドレス線の最上位ビットの極性かサブＣＰＵ９から出る
アドレス線の極性に対して反転させることができるよう
に構成されている。

このように構成された情報処理装置において、バス幅調
整手段（デバイス３７．４０等）はダイレクトメモリア
クセスコントローラ（ＤＭＡＣ３２）またはメインＣＰ
Ｕ３３からのバス幅を調整し、ＤＭＡＣ３２からのアク
セス処理時間を短縮し、例えばデバイス３７が各ＤＭＡ
Ｃ３２にデータを書込みまたは読出し処理中にメインＣ
ＰＵ３３にバスを解放し、メインＣＰＵ３３の処理効率
を高める。その際、禁止手段（例えば後述する第７図に
示すＯＲゲート４０３．４０４およびＡＮＤゲート４０
５，４０６等より構成される）がデバイス３７からの読
出し信号または書込み信号発生中にメインＣＰＵ３３か
ら各ＳＣＳ　Ｉインタフェース（ＳＣ３Ｉコントローラ
）３８に対して要求される読出し信号または書込み信号
を禁止し、ＤＭＡ転送中におけるＣＰＵアクセスに伴う
各５ＣＳＩインタフエース３８の誤動作を回避させるこ
とを可能とする。

第２図は、第１図に示したサブｃｐＵ９のアドレス線の
最上位ビットの極性反転処理の一例を示す回路ブロック
図であり、１０２はＳＲフリップフロップで、人力され
る最上位ビット反転信号に基づいて排他的論理和回路（
ＥＸ−ＯＲ回路）１０１にＱ出力を送出する。

第３図（ａ）〜（ｈ）は、第１図に示したアビタ１４の
構成を説明する詳細ブロック図であり、同図中の同一符
号は同一部分を示し、■〜■はその接続先を示す。

これらの図において、２０１〜２０５はＥＸＯＲ回路、
２０６はインバータ、２０７〜２１１はＥＸ−ＯＲ回路
、２１２はインバータ、２１３２１４はＮＡＮＤ回路、
２１５はインバータ、２１６はＡＮＤ回路、２１７はＮ
ＡＮＤ回路、２１８はＡＮＤ回路、２１９はＮＡＮＤ回
路、２２０はＡＮＤ回路、２２１〜２２３はリセット端
子付きＪＫフィリップフロップ（ＪＫＦＦ）、２２４は
ＮＯＲ回路、２２５はインバタ、２２６．２２７はＮＯ
Ｒ回路、２２８はインバータ、２２９〜２３２はＮＯＲ
回路、２３３はＯＲ回路、２３４，２３５はＤフリップ
フロップ（ＤＦＦ＞、２３６，２３７はインバータ、２
３８はＮＯＲ回路、２３９はＤＦＦ、２４０はＪＫＦＦ
、２４１はインバータ、２４２はＮＡＮＤ回路、２４３
はＡＮＤ回路、２４４はインバータ、２４５〜２４７は
ＤＦＦ、２４８はＮＡＮＤ回路、２４９はＡＮＤ回路、
２５０はＪＫＦＦ、２５１．２５２はＤＦＦ、２５３は
ＡＮＤ回路、２５４はインバータ、２５５〜２５７はＤ
ＦＦ。

２５８はＮＡＮＤ回路、２５９はＡＮＤ回路、２６０は
ＪＫＦＦ、２６１，２６２はＤＦＦ、２６３．２６４は
ＤＦＦ、２６５〜２６７はＮＡＮＤ回路、２６８はイン
バータ、２６９，２７０はＮＡＮＤ回路、２７１はイン
バータ、２７２゜２７３はＮＡＮＤ回路、２７４はイン
バータ、２７５．２７６はＤＦＦ、２７７〜２７９はＮ
ＡＮＤ回路、２８０はインバータ、２８１．２８２はＡ
ＮＤ回路、２８３はＮＯＲ回路、２８４は３ステートバ
ツフア、２８５はインバータ、２８６はＮＯＲ回路、２
８６はＮＯＲ回路、２８７はインバータ、２８８はＮＯ
Ｒ回路、２８９はインバタ、２９０．２９１はＮＯＲ回
路、２９２は３ステートバツフア、２９３はインバータ
、２９４はＮＯＲ回路、２９５はインバータ、２９６は
ＮＯＲ回路、２９７はインバータ、２９８はＮＯＲ回路
、２９９はインバータ、３００はＮＯＲ回路、３０１　
ハインハータ、３０２はＮＯＲ回路、３゜３はＮＯＲ回
路、３０４は３ステートバツフア、３０５．３０６はイ
ン、ｒｃ−タ、３０７〜３１ｏはＮＯＲ回路、３１１は
ＡＮＤ回路、３１２．３１３はＮＯＲ回路、３１４は３
ステートバツフア、３１５〜３２６はＯＲ回路、３２７
はＡＮＤ回路、３２８は５ＲＦＦ、３２９はＮＡＮＤ回
路、３３０はＯＲ回路、３３１はＮＡＮＤ回路、３３２
はＯＲ回路、３３３，３３４はＮＡＮＤ回路、３３５．
３３６はＡＮＤ回路、３３７，３３８は５ＲＦＦである
。

第４図は、第１図に示したアービタ１４の周辺回路構成
を説明するブロック図であり、３５０は３ステートバツ
フア、３５１は３ステートパストランシーバ、３５２は
３ステートバツフア、３５３は３ステートパストランシ
ーバである。

次に、第５図、第６図を参照しながら第１図に示したサ
ブＣＰＵ９等の立ち上げ処理動作について説明する。

第５図、第６図は、第１図に示したサブＣＰＵ９の立ち
上げ処理手順の一例を説明するフローチャートである。

なお、（１）〜（９）　、　（１１１〜（２５）は各ス
テップを示す。

電源が投入されると、先ずメインＣＰＵ３３が立ち上が
り、ＦＲＯＭ２２からリセット時のスタックポインタと
プログラムカウンタの値を人力し、立ち上げ処理を行う
。

この際、サブＣＰＵ９が行うことは、ボンディングデバ
イス６からの信号を基にデュアルポートＲＡＭＩＩにカ
ーソルを表示すること、５ｃｓｒコントローラ３を制御
してスキャナ１．プリンタ２と画像信号の転送を行うこ
と、アービタ１４を介してメインＣＰＵ３３と割込みハ
ンドシェークを行うこと等であるが、先ずステップ（１
）において、プログラムが全部含まれたサイズを調べ、
転送ワード数を設定する。次いで、デュアルポートメモ
リ１２のメインｃｐｕ３３からみたときの転送開始アド
レスをセットする（２）。

次いで、ＦＲＯＭ２２またはＤＲＡＭ３１からプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（３）。続いて、データの値をあるレジスタまたはメ
モリに加算するデータサムを行い（４）、転送が終了し
たかどうかを、すなわち転送数が残り「Ｏ」かどうかを
判断しく５）、Ｎ。

ならばステップ（３）に戻り、ＹＥＳならば加算された
データの値（チエツクサム）を転送する（６）。

次いで、アービタ１４にＪＳＴＡＲＴ信号を与え、今ま
でリセット信号がかかっていたサブＣＰＵ９がスタート
する（７）。

次いで、サブＣＰＵ９は、デュアルポートメモリ１２か
らスタックポインタとプログラムカウンタを人力し、以
下、第６図に示すフローに従って、デュアルポートメモ
リ１２にロードされているプログラムをスタティックＲ
ＡＭ８にロードし、サブＣＰＵ９の割込みベクタがスタ
ティックＲＡＭ　（ＳＲＡＭ）８に切り換わるようにア
ドレスの最上位ビットを反転する。

次いで、ＡＣＫ割込みが発生するのを待機しく８）、割
込みがかかったら、１８Ｍレジスタに割込み応答コマン
ドＪＩＱＡＣＫを書き込み（９）、処理を終了し、サブ
ＣＰＵ９による処理に移る。

プログラムが全部台まれたサイズを調べ、転送ワード数
を設定する（１１）。次いで、デュアルホトメモリ１２
のメインｃｐｕ３３からみたときの転送開始アドレスを
セットする（１２）。

次いで、ＰＲＯＭ２２またはＤＲＡＭ３１からプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（１３）。続いて、データの値をあるレジスタまたは
メモリに加算するデータサムを行い（１４）、転送が終
了したかどうかを、すなわち転送数か残り「０」かどう
かを判断しく１５）、ＮＯならばステップ（１３）に戻
り、ＹＥＳならばチエツクサムがＯＫかどうかを判断し
く１６）、Ｎｏならばステップ（２３）以降に進み、Ｙ
ＥＳならば反転レジスタにデータ書き込みを行い（１７
）、ＳＲＡＭ８のチエツクサムがＯＫかどうかを判断し
く１８）、Ｎ。

ならばステップ（２３）以降に進み、ＹＥＳならばＶＲ
ＡＭバッファに正常ステータスを書き込み（１９）、１
８Ｍレジスタに割込みコマンドＫＩＱＡＣＫを書き込み
（２０）。ＡＣＫ割込みが発生するのを待機しく２１）
、割込みが発生したら、１８Ｍレジスタに割込みクリア
コマンドＫＩＱＣＬＲを書き込み（２２）、処理を終了
する。

一方、ステップ（１５）、　（１８）でＮｏの場合は、
ＶＲＡＭバッファにエラーステータスを書き込み（２３
）、１８Ｍレジスタに割込みコマンドＫＩＱＡＣＫを書
き込み（２４）。ＡＣＫ割込みが発生するのを待機しく
２５）、割込みが発生したら、１８Ｍレジスタに割込み
クリアコマンドＫＩＱＣＬＲを書き込み（２６）、処理
を終了する。

具体的には第２図に示したＥＸ−ＯＲ回路１０１の一方
にアドレスの最上位ビット、もう一方にフリップフロッ
プ１０２の出力を入力しておき、フリップフロップ１０
２の出力を反転させることにより、アドレスの最上位ビ
ットの極性を切り換える。次いで、プログラムの転送が
終了したことをデュアルポートメモリ１２に設けたメイ
ンＣＰＵ３３とのコミュニケーションバッファに書き、
アービタ１４にＫＩＡＣＫ信号を与え、メインＣｐｕ３
３に割込み信号をかけることで行う。メインＣＰＵ３３
はアービタ１４からの割込み信号を受けてＪＩＡＣＫを
アービタ１４に送りサブＣＰＵ９に割込みをかける。サ
ブＣＰＵ９はアービタ１４に割込みクリア信号としてＫ
ＩＱＣＬＲ信号を送出し、サブｃｐｕ９の初期動作は終
了する。

次いで、デュアルポートメモリ１２にビットマツプデー
タを転送すればインタフェース５を通してＣＲＴデイス
プレィ４にビットマツプイメージを表示することができ
る。

次に、Ｏ３（オペレーティングシステム）やアプリケー
ションプログラム（ＡＰ）をハードディスク３９からダ
イナミックＲＡＭ３１に転送するが、このシステムでは
ＤＭＡコントローラ（ＤＭＡＣ）３２とバス幅調整デバ
イス３７は通常はメインＣＰＵ３３と５Ｃ３Ｉコントロ
ーラ３Ｂの間で８ビット幅のデータ転送を行っているが
、ＤＭＡ転送命令が発行され、リクエスト要求が５Ｃ８
Ｉコントローラ３Ｂから出力され、バス幅調整用のデバ
イス３７に入力されると、バス幅調整デバイス３７はＤ
ＭＡ転送モードになり、ダイナミックＲＡＭ３１のデー
タをハードディスク３９に書き込む場合は、バス幅調整
デバイス３７がＤＭＡリクエストをＤＭＡコントローラ
３２に出力する。

ＤＭＡコントローラ３２は、メインＣＰＵ３３に対しバ
ス権を要求し、メインＣＰＵ３３がバスを解放すると、
ＤＭＡコントローラ３２はバス権を握り、バス幅調整デ
バイス３７に３２ビット幅のデータを書き込む。バス幅
調整デバイス３７はＤＭＡリクエストを取り下げ、それ
によりＤＭＡコントローラ３２もバスを解放し、メイン
ＣＰＵ３３が再びバス件を握る。

方、バス幅調整デバイス３７はＳＣ３Ｉコントローラ３
８に対し、３２ビツト幅のデータを８ビツト幅のデータ
に分解し、リクエスト要求が出力されているときにデー
タを書き込む。４回の書き込みを終了すると、バス幅調
整デバイス３７内にはデータがなくなるので、再びバス
幅調整デバイス３７はＤＭＡリクエストをＤＭＡコント
ローラ３２に出力し上記の動作を繰り返す。５Ｃ３Ｉコ
ントローラ３８は、５Ｃ３Ｉの規格にそってハトディス
ク３９にデータを転送する。一連の作業は、一定のブロ
ック長のデータを転送終了するまで行われる。バス幅調
整デバイス３７は、ＤＭＡコントローラ３２からＤＭＡ
転送終了信号り。

ＮＥかまたは５Ｃ３Ｉコントローラ３８から転送終了信
号が発生すると自動的にＤＭＡ転送モードを終了し、通
常モードになってｓｃｓ　ｒコントワラ３Ｂとメインｃ
ｐｕ３３の通信を行うことができるようになる。また、
ハードディスク３９のデータをダイナミックＲＡＭ３１
に書き込む場合は、バス幅調整デバイス３７に５Ｃ３Ｉ
コントロラ３８のデータを４回書き込んでからバス幅調
整デバイス３７がＤＭＡリクエストをＤＭＡコントロー
ラ３２に出力することとデータの転送方向が反対になっ
ていることが異なるたけで、その他の動作はディスクに
書き込む動作と同様となる。

このように、バス幅調整デバイス３７を設Ｃプることに
より、ＤＭＡ転送中のデバイスがあってもメインＣＰＵ
３３は、ＤＭＡコントローラ３２に常にバスを握られる
ことなく、転送の合間にバス権を握ってプログラムを実
行することかできる。

ところが、ＤＭＡｌ１０デバイス、この実施例ではｓｃ
ｓ　ｒコントローラ３８は、読み出し信号と書き込み信
号なＣＰＵとバス幅調整デバイス３７の２つからの単純
なＯＲ４算ｌＡ理では不具合が発生する。ハス幅調整デ
バイス３７から出力される読み出し信号と書き込み信号
はＤＭＡ中にしか発生しないが、ＣＰＵから出力される
読出し信号　９と書込み信号は、ＤＭＡ中においても、ＣＰＵがバス権
を握っているときには、他のＩｌｏのために出力される
。当然、これはバス幅調整デバイス３７から発生する読
み出し信号、書込み信号とタイよングが異なるため、５
Ｃ３Ｉコントローラ３８が誤動作する可能性がある。こ
れを防ぐには、ＤＭＡ中を示す信号を設け、バス幅調整
デバイス３７とＣＰＵとの信号を切り換える方式と、Ｃ
ＰＵから５Ｃ３Ｉコントローラ３８に対してアクセスが
ある（チップセレクト中〉ときだけＣＰＵからの読出し
／書込み信号を入れる方式があるが、タイ≧ングを満足
させるには、後者の方式が最適となる。

第７図はバス幅調整デバイスとＤＭＡｌ１０デバイスと
の接続関係を説明するブロック図であり・、４０１はバ
ス幅調整デバイス、４０２はＤＭＡｌ１０デバイス、４
０３，４０４はＯＦｔゲト、４０５．４０６はＡＮＤゲ
ートである。

ＤＭＡｌ１０デバイス４０２とバス幅調整デバイス４０
１のＤＭＡ転送は、ＲＥＱ信号、ＡＣＫ０信号て行われる。通常ＣＰＵアクセスはチップセレクト
信号、読出し信号、書込み信号がＤＭＡ　１１０デバイ
ス４０２．バス幅調整デバイス４０１双方に入力されて
おり、ＤＭＡｌ１０デバイス４０２への読出し、書込み
は８ビツトてアクセスされる。ＤＭＡコマンドが発行さ
れてＤＭＡｌ１０デバイス４０２からＲＥＱ信号が出力
されると、バス幅調整デバイス４０１はＤＭＡ転送モー
ドとなり、システムバスとは３２ビツトてデータを転送
する。バス幅調整デバイス４０１は、ＲＥＱ信号を受け
ると、ＡＣＫ信号を返すが同時に転送方向によりＤＭＡ
ＲＤ信号またはＤＭＡＷＲ信号をＬＯＷレベルにしてＡ
ＮＤゲート４０５．４０６を介してＤＭＡｌ１０デバイ
ス４０２にＲＤＢ信号、ＷＲＢ信号を送る６ＣＰＵはＤ
ＭＡＣによりシステムバスを占有されていなければ各Ｉ
１０のために読出し信号、書込み信号を出すこともあり
、読出し信号、書込み信号を単純にＡＮＤゲート４０５
，４０１でＯＲしてＤＭＡｌ１０デバイス４０２のＲＤ
Ｂイエ号、ＷＲＢ信号に入力すると、ＤＭＡ転送が正常
に行われない場合がある。

そのため、チップセレクト信号と読出し信号、書込み信
号をＯＲゲート４０３，４０４でＡＮＤしてからＡＮＤ
ゲー１−４０５．４０６でＯＲすると誤動作することは
ない。もちろん、これらの各ゲトをバス幅調整デバイス
３７に内蔵することもできる。

また、バス幅調整デバイス４０．フロッピーディスクコ
ントローラ４１３５インチフロッピーディスクドライブ
の組の動作も略同様である。

ＤＭＡコントローラ３２のＤＭＡチャンネルは３組あり
、ハードディスクとフロッピーディスクの並列転送も可
能である。また、メインＣＰＵ３３とサブｃｐｕ９は同
時にデュアルポートメモリ１１．１２にアクセス制御す
るアービタ１４の動作について第３図（ａ）を参照しな
がら説明する。

ＥＸ−ＯＲ回路２０１〜２０５はサブＣＰＵ９からみた
ときのデュアルポートメモリｌＬ１２のアドレス選択に
、また、ＥＸ−ＯＲ回路２０７〜２１１はメインＣＰＵ
３３からみたときのデュアルポートメモリ１１．１２の
アドレス選択に使用される。必要のないゲートは出力が
ＨＩＧＨとなるように接続されている。

ＥＸ−ＯＲ回路２０１〜２０５のボートＫＬＶＬ１〜５
およびＥＸ−ＯＲ回路２０７〜２１１のボートＪＬＶＬ
１〜５には選択されるべきアドレスの極性の逆極性のレ
ヘルを人力し、ボートＫＡＡ１〜５およびＪＡＡＩ〜５
には選択されるべきアドレスを決定するビットが接続さ
れている。これにより、サブＣＰＵ９からデュアルポー
トメモリ１１．１２のアドレスが出力されると、ＥＸＯ
Ｒ回路２０１〜２０５の出力がすべてＨＩＧＨになり、
また、アドレスストローブ信号ＫＡＳＢかＬＯＷとなる
のて、インバータ２０６の出力がＨＩＧＨとなり、ＮＡ
ＮＤ回路２１３の出力がＬＯＷになる。その結果、ＮＯ
Ｒ回路２１７の出力がＨＩＧＨになり、ＣＬＫ信号の立
ち上がりでＪＫＦＦ２２２のＱ出力がＨＩＧＨ１反転Ｑ
出力がＬＯＷになる。ＮＯＲ回路２１７はまたメモリコ
ントローラ１３を選択する信号ＫＬＣ３ＢがＬＯ３ＷになってもＨＩＧＨ出力になる。同様に、メインＣＰ
Ｕ３３からデュアルポートメモリ１１１２のアドレスが
出力されると、ＥＸ−ＯＲ回路２０７〜２１１の出力が
全てＨＩＧＨになり、また、アドレスストローブ信号Ｊ
ＡＳＢがＬＯＷとなるので、インバータ２１２の出力が
ＨＩＧＨになり、ＮＡＮＤ回路２１９の出力がＬＯＷに
なる。その結果、ＮＡＮＤ回路２１９の出力がＨＩＧＨ
になり、ＣＬＫ信号の立ち上がりてＪＫＦＦ２２３のＱ
出力がＨＩ　ＧＨ，反転Ｑ出力がＬＯＷなる。ＮＡＮＤ
回路２１９はまたメモリコントロラ１３を選択する信号
Ｊ　ＬＣ３ＢがＬＯＷになってもＨＩＧＨ出力になる。

また、メモリコントローラ１３がＤＭＡ転送を行うため
にＬＢＲＢ信号なＬＯＷにした場合は、インバータ２１
５がＨＩＧＨになり、ＣＬＫ信号の立ち上がりでＪＫＦ
Ｆ２２１のＱ出力がＨＩＧＨ１反転Ｑ出力がＬＯＷにな
る。このように、ＪＫＦＦ２２１〜２２３の反転Ｑ出力
Ｓ３，５６Ｓｌｌが同時にＬＯＷになった場合には、Ｎ
ＯＲ４回路２２７．２３２の出力Ｓ８と出力■がＨＩＧＨにな
り、その結果ＮＯＲ回路２２４の出力■がＬＯＷ、ＮＯ
Ｒ回路２２９の出力■かＬＯＷとなる。

つまり、出力■たげＨＩＧＨとなり、出力■出力■がＬ
ＯＷとなる。同様に、出力Ｓ３．Ｓ６がＬＯＷ、出力Ｓ
ｌｌがＨＩＧＨの場合は、出力出力■だけＨＩＧＨとな
り、出力■、実出力がＬＯＷとなる。

同様に、出力Ｓ３．ＳｌｌがＬＯＷ、出力Ｓ６がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。

同様に、出力Ｓ６．ＳｌｌかＬＯＷ、出力Ｓ３がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。また、出力Ｓ３が単独でＬＯＷのと
きは、出力Ｓ６か単独でＬＯＷの時、出力■だけＬＯＷ
となり、出力Ｓ１１が単独でＬＯＷのとき、出力■たけ
ＬＯＷとなる。

つまり、アービタ１４は、優先順位が固定されており、
出力Ｓｌｌ＞３６＞３３のように規定されている。この
ように、出力■、■、■のいずれかの出力がＨＩＧＨに
なると、○Ｒ回路２３３の出力Ｓ１４もＨＩＧＨとなり
、ＣＬＫ信号の立ち下がりでインバータ２３６によりＤ
ＦＦ２３４が出力Ｓ１４をラッチしＱ出力となる出力Ｓ
１５がＨＩＧＨになる。反転Ｑ出力はＬＯＷとなり、こ
れがＤＦＦ２３５の反転Ｓ人力に接続されているため、
ＤＦＦ２３５の反転Ｑ出力となる３１６は直ちにＬＯＷ
となる。これにより、ＮＯＲ回路２２６の出力Ｓ７は出
力■と同じレベルになり、もし出力■がＨＩＧＨになっ
ている時は、出力ｓ７もＨＩ　ＧＨで、出力ｓ６がＬＯ
ＷになッテもＮ。

Ｒ回路２２７の出力Ｓ８がＨＩＧ）（にならないように
なる。すなわち、出力■がＨＩＧＨになってＤＦＦ２３
５の反転Ｑ出力Ｓ１６がＬＯＷｌ、？なると、出力Ｓ６
がＬＯＷになってもＮＯＲ回路２２４により出力■をＬ
ＯＷにすることがない。これにより、安定したアクセス
ができる。同様に、ＮＯＲ回路２３１の出力Ｓ１３はＮ
ＯＲ回路２３０により、出力■、出力＠の何れかがＨＩ
ＧＨの場合、ＨＩＧＨとなり、出力ＳｌｌがＬＯＷにな
ってもＮＯＲ回路２３２の出力■が）（ＩＧＨにならな
いようになる。ずなわち、出力■１出力■がＨＩＧＨに
なってＤＦＦ２３５の反転Ｑ出力となる出力３１６がＬ
ＯＷになると、出力ＳｌｌかＬＯＷになってもＮＯＲ回
路２２４．２２９により出力■、比出力をＬＯＷにする
ことがない。このように、低い優先順位の実行サイクル
が一旦開始されると、この実行サイクルが終了するまで
は高い優先順位の人力で中断されることがない。ＪＫＦ
Ｆ２２３の反転Ｑ出力となる出力ＳｌｌがＬＯＷで出力
■がＨＩＧＨになり、ＤＦＦ２３５の反転Ｑ出力となる
出力Ｓ１６がＬＯＷになり、実行サイクルが始まると、
第３図（ｂ）のインバータ２５４によりＬＪＢ出力もＬ
ＯＷとなる。ＬＪＢ出力には、メインＣＰυ３３のアド
レスバッファ３５２のトライステート人力とデータバッ
ファ３５３のトライステート人力に接続されており、こ
れにより、バス４３のバス権はメインＣＰＵ３３に７１屋られる。メモリコントローラ１３はアドレスに従い
デュアルポートメモリ７１．７２をアクセスし、データ
アクノリッジ信号ＬＤＴＫＢをアービタ１４に返す。ア
ービタ１４では第３図（Ｃ）に示したインバータ２７１
．ＮＡＮＤ回路２６９２７０を通してＪＤＴＡＫ信号と
して出力される。この信号はメインｃｐｕ３３に返り、
メインＣＰＵ３３はＪＡｓＢ（ｉ号をＨＩＧＨとしてサ
イクルは終了する。これにより、第３図（ａ）のＡＮＤ
回路２２０の出力ＳＩＯがＨＩＧＨになり、ＮＯＲ回路
２３８の出力Ｓ１７がＬＯＷとなり、ＤＦＦ２３４のＱ
出力Ｓ１５がＬＯＷ、反転ＱがＨＩＧＨとなる。

ここで、ＣＬＫ信号がＬＯＷからＨＩＧＨになルト、Ｊ
ＫＦＦ２２３の反転Ｑ出力となる出力３１１がＨＩＧＨ
となり、ＮＯＲ回路２３２の出力■がＬＯＷ、第３図（
ｂ）に示すＡＮＤ回路２５９の出力ＬＪＡＳもＬＯＷと
なり、イメージバスのバス権はメインＣＰＵ３３から解
放される。ＣＬＫ信号の立ち上がりではＪＫＦＦ２２３
と同時　８にＤＦＦ２３５の反転Ｑ出力となる出力３１６もＨＩＧ
Ｈとなり、出力Ｓ３．Ｓ６．Ｓｉｔの各信号の調整サイ
クルに入る。

ここで、出力Ｓ６のみまたは出力Ｓ３．Ｓ６がＬＯＷな
らば前述のようにサブＣＰυ９がバス権を１屋り、メモ
リコントローラ１３のデータアクノリッジ信号ＬＤＴＫ
Ｂにより同様にバスサイクルを終了させる。

方、アービタ１４中には、第３図（ｂ）のＤＦＦ２５１
　２５２．２６１．２６２があり、メインｃｐＵ３３と
サブＣＰＵ９のアクセスか近接していた場合には、ＬＡ
ＳＢ信号、ＬＤＴＫＢ信号が遅延時間等でメモリコント
ローラ１３や各Ｃｐｕ９．３３に影響を与えないように
、ＤＦＦ２５１．２５２，２６１，２６２によりＬＪＡ
Ｓ信号、ＬＫＡＳ信号が近接しないように分離している
。出力■がＬＯＷになりすぐ出力■がＨＩＧＨになって
もＬＫＡＳ信号は、ＤＦＦ２６１のＱ出力がＬＯＷにな
り、ＤＦＦ２６２の反転Ｑ出力がＨＩＧＨになり始めて
ＬＫＡＳ信号がＨＩＧＨになる。ＬＪＡＳ信号も同様で
ある。なお、第３図（ｄ）〜（ｆ）に示したＬＡＳＢ信
号、ＬＵＤＳＢ（ｇ号、ＬＬＤＳＢ信号、ＬＲＷ信号、
ＬＣ３Ｂ信号の各信号と第３図（ｃ）に示し？、：：　
Ｊ　Ｄ　Ｔ　ＡＫ信号、ＫＤＴＡＫ信号、ＪＢＥＲ信号
、ＫＢＥＲ信号の各信号は全てＬＪＡＳ信号、ＬＫＡＳ
信号のいずれかがＨＩＧＨになっていなければ有効にな
らない。これにより、メインＣＰＵ３３とサブＣＰＵ９
の単独のアクセスのときは高速に、また近接したアクセ
スは安全に行うことができる。

ところで、イメージバス上のＤＭＡコントロラ１３から
のバス権要求信号ＬＢＲＢ信号によりＪＫＦＦ２２１の
反転Ｑ出力となる出力Ｓ３がＬＯＷになって出力＠がＨ
ＩＧＨとなった場合、第３図（ｂ）に示すようにＪＤＴ
ＡＫ信号、ＫＤＴＡＫ信号、ＪＢＥＲ信号、ＫＢＥＲ信
号の各信号は全てＬＪＡＳ信号とＬＫＡＳ信号のどちら
かがＨＩＧＨになっていなければ有効にならない。これ
により、メインＣＰＵ３３とサブＣＰＵ９の単独のアク
セスは高速にまたは近接したアクセスは安全に行うこと
かできる。

ところで、イメージバス上のＤＭＡコントロラ１３から
のバス権要求となるＬＢＲＢ信号によりＪＫＦＦ２２１
の反転Ｑ出力となる出力Ｓ３がＬＯＷになって出力■が
）（ＩＧ）（どなった場合、第３図（ｂ）に示すように
、ＤＦＦ２３９の反転Ｑ出力がＣＬＫ信号の立ち上がり
でＨＩＧＨとなり、ＮＡＮＤ回路２４２の出力となるＬ
ＢＧＢ信号がＬＯＷになる。これは、ＤＭＡコントロー
ラ１３にバス権がわたったことを示し、ＤＭＡコントロ
ーラ１３はＬＢＧＡＫＢ信号をＬＯＷとし、ＬＢＲＢ信
号をＨＩＧＨとする。これにより、インバータ２４１の
出力はＨＩＧＨとなり、ＪＫＦＦ２４０のＱ出力はＬＯ
Ｗとなる。これにより、ＬＢＧＢ信号はＨＩＧＨとなる
。ＤＭＡコントロラ１３はデータ転送を開始し、データ
転送を終了するまで、ＬＢＧＡＫ信号をＬＯＷに保持す
る。データ転送が終了し、ＬＢＧＡＫ信号をＨＩＧＨに
すると、第３図（ａ）に示したＡＮＤ回路２１６の出力
Ｓ２がＨＩＧＨとなり、ＮＯＲ回路１２３８の出力Ｓ１７がＬＯＷとなり、ＤＦＦ２３４のＱ
出力となる出力Ｓ１５をＬＯＷとする。

ＣＬＫ信号の立ち上がりでＪＫＦＦ２２１の反転Ｑ出力
となる出力Ｓ３がＨＩＧＨとなり、同時にＤＦＦ２３５
の反転Ｑ出力となる出力Ｓ１６もＨＩＧＨとなり、出力
■がＬＯＷとなり、再ひアービトレーションサイクルに
入る。メインＣＰＵ３３のアクセスは通常のサイクルで
はＪＡＳＢ信号がＬＯＷになっていることで示されるが
メインＣＰＵ３３とサブＣＰＵ９のソフトウェアの同期
のため、分割してはならない読み出しと書き込みサイク
ル、いわゆるリードモディファイライトサイクルがある
。その際、メインＣＰＵ３３からＪＲＭＣＢイ言号がＬ
ＯＷになることで、このサイクルであることを認知する
。

このＪＲＭＣＢ信号は第３図（ａ）に示したＡＮＤゲー
トに人力されており、ＪＡＳＢ信号がＨＩＧＨになり、
通常のサイクルでは出力１０がＨＩＧＨになってサイク
ルを終了させるが、ＪＲＭＣ’Ｂ信号がＬＯＷの場合に
はサイクルを終了させ３２ないようにしてリードモディファイライトサイクルをサ
ポートしている。一方、サブＣＰＵ９側はＫＫＲＭＣＢ
信号を持たず、以下のような処理をサポートしている。

ＫＲＷ信号がＨＩＧＨ１すなわち読出しサイクルでＫＡ
ＳＢ信号がＬＯＷになり、その後ＫＵＤＳＢ（ｇ号また
はＫＬＤＳＢ信号かＬＯＷになり、デュアルポートメモ
リ１１またはデュアルポートメモリ１２を言売み出し、
メモリコントローラ１３はＬＤＴＡＫＢ信号をＬＯＷに
し、アービタ１４からはＫＤＴＡＫ（ｇ号として出力さ
れる。これにより、ＫＵＤＳＢ信号またはＫＬＤＳＢ信
号がＨＩＧＨとなり、ＫＡＳＢ信号かＬＯＷのままてＫ
ＲＷ（ｇ号がＬＯＷになり、再びＫＬＩＤＳＢ信号また
はＫＬＤＳＢがＨＩＧＨとなり、デュアルポートメモリ
１１またはデュアルポートメモリ１２に書き込む。メモ
リコントローラ１３は再びＬＤＴＡＫＢ信号をＬＯＷと
する。これにより、今度はＫＡＳＢ信号も含めてＫＵＤ
ＳＢ信号またはＫＬＤＳＢ信号がＨＩＧ）（となり、サ
イクルが終了す方、メモリコントローラ１３は、サイク
ルを全てＬＡＳＢ信号がＬＯＷの期間とし、メモリコン
トローラ１３自体がリードモディファイライトサイクル
をサポートしてはいない。このため、ＤＦＦ２４５ん２
４７．ＪＫＦＦ２５ＯＮＡＮＤ回路２４８により、１回
ＬＤＴＡＫＢ信号かＬＯＷになり、ＫＲＷ信号がＨＩＧ
ＨからＬＯＷに切り換わると、ＬＫＡＳ信号が１回ＬＯ
Ｗ、すなわちＬＡＳＢ信号か１回ＨＩＧＨに設定する。

ＬＤＴＡＫＢ信号がＬＯＷになると、第３図（Ｃ）に示
したインバータ２７１のインバータ出力Ｌ／ＤＴがＨＩ
ＧＨとなり、ＪＫＦＦ２５０のＱ出力がＨＩＧＨとなる
。ＫＲＷがＨＩＧＨからＬＯＷになると、ＤＦＦ２４６
，２４７のＱ出力がＨＩＧＨで、ＤＦＦ２４５の反転Ｑ
出力がＨＩＧＨとなるため、ＣＬＫ信号の立ち上がりが
２回の間、ＬＫＡＳ信号がＬＯＷ、ＬＡＳＢ信号が）（
ＩＧＨとなる。アービタ１４は、このように２種類のリ
ードモディファイライトサイクルをサポートし、この間
イメージバスの権利を変更しない処理している。また、
ＬＡＳＢ信号は必ず２回ＬＯＷとなる。

アービタ１４はメインＣＰＵ３３とサブＣＰＵ９の割込
みハントシェークもサポートしており、メインｃｐｕ３
３が第３図（ｇ＞に示した信号ＪＤ１をＬＯＷとして信
号ＪＲＷ、ＪＣ３ＢをＬＯＷとすると、第３図（Ｃ）に
示したＤＦＦ２６３．２６４とＮＡＮＤ回路２６５によ
りＣＬＫ信号の立ち上がりから次の立ち上がりの間、Ｊ
ＪＢ信号がＬＯＷとなり、第３図（ｇ）のＯＲ回路３２
１３１５によりＪＩＱＡＣＫ信号がＬＯＷとなる。その
結果、ＯＲ回路３３０の出力がＬＯＷとなり、ＮＡＮＤ
回路３３１の出力がＨＩＧＨとなり、ＮＡＮＤ回路３２
９の出力となるＫＩＮＴＢ信号がＬＯＷとなり、この信
号がサブＣＰＵ９への割込み信号となる。サブＣＰＵ９
は第３図（ｇ）に示したＫＤＩ信号をＬＯＷとしてＫＲ
Ｗ信号、ＫＣＳＢ信号をＬＯＷとすると、第３図（ｅ）
に示したＤＦＦ２７５．２７６とＮＡＮＤ　５回路２７９によりＣＬＫ信号の立ち上がりから次の立ち
上がりの間、ＫＫＢ信号がＬＯＷとなり、第３図（ｈ）
のＯＲ回路３２６．３２２により、ＫＩＱＡＣＫ信号が
ＬＯＷとなる。この結果、ＯＲ回路３３２の出力がＬＯ
Ｗとなり、ＮＡＮＤ回路３３３の出力がＨＩＧＨとなり
、ＮＡＮＤ回路３３４の出力となるＪＩＮＴＢ信号がＬ
ＯＷとなり、このＪＩＮＴＢ信号がメインＣＰＵ３３へ
の割込み信号となり、同時にＮＡＮＤ回路３２９の出力
となるＫＩＮＴＢ信号をＨＩＧＨに戻し、割込み信号を
クリアする。相手のＣＰＵに割込みをかけず、自分の割
込み信号のみをクリアするには、メインＣＰＵ３３がＪ
ＤＩ信号の代わりにＪＤ２信号をＬＯＷ、サブＣＰＵ９
はＫＤＩ信号の代わりにＫＤ２信号をＬＯＷとすれば、
ＪＩＱＣＬＲ信号、ＫＩＱＣＬＲ信号がＬＯＷとなり、
割込みをクリアする。また、割込みを発生させないよう
に信号ＪＤ３．信号ＫＤ３をＬＯＷとして、ＪＲＷ信号
、ＪＣ５Ｂ信号をＬＯＷ、ＫＰＷ信号、ＫＣＳＢ信号を
ＬＯＷとすると、ＪＭＳＫＳＴ信号、ＫＭＳＫＳＴ信号
がＬＯＷとなり、５ＲＦＦ３２８．３３７のＱ出力がＨ
ＩＧＨとなり、ＯＲ回路３３０．３３２の出力がＬＯＷ
になることがなくなり、割込み信号が発生しなくなる。

ＪＤ４信号、ＫＤ４信号をＬＯＷとして、ＪＲＷ信号、
ＪＣ３Ｂ信号をＬＯＷとし、ＫＲＷ信号、ＫＣＣ３Ｂ信
号をＬＯＷとすれば、割込みを解除することもできる。

また、メインＣＰＵ３３からはＪＤ５信号、ＪＲＷ信号
、ＪＣＳＢ信号をＬＯＷとすれば、ＫＲＥＳＢ信号をＨ
ＩＧＨにすることができ、これをサブＣＰＵ９のリセッ
ト信号とすればメインＣＰＵ３３からサブｃｐＵ９の起
動を行うことができる。ＪＤ６信号、ＪＲＷ信号、ＪＣ
ＳＢ信号をＬＯＷとすれば（第８図参照）、再びサブＣ
ＰＵ９のリセットを行うことができる。

以下、デュアルポートメモリ１２を使用してＣＲＴデイ
スプレィ４にウィンドやカーソルを表示する場合を例と
してデータ転送処理について具体的に説明する。

デュアルポートメモリ１２は全ての領域を表示に使用す
るわけではなく、一部領域は完全な自由なＲＡＭとして
使用可能となっている。このデュアルポートメモリ１２
はメインＣＰＵ３３とサブＣＰＵ９の両方からアクセス
てきるため通信用のバッファとして最適である。アービ
タ１４を使用して相手に割込みをかけ、そのときの命令
（コマンド）または応答の状態をこのデュアルポートメ
モリ１２の空き領域の通信バッファでやり取りを行う。

このシステムではカーソルの表示はサブＣＰＵ９で行い
、ウィンドの作成やウィンドの内容の書き換えはメイン
ｃｐＵ３３が行うようにしている。そのため、メインＣ
ＰＵ３３がＶＲＡＭを使用する時は、通信バッファ内に
ウィンド書＠換えの要求命令とウィンドの座標を書いて
アービタ１４に対してＪＩＱＡＣＫ信号の命令を発行し
、サブＣＰＵ９に割込みをかける。サブＣＰＵ９は割込
み信号となるＫＩＮＴＢ信号により通信バッファからウ
ィンド書き換え要求命令を受は取り、ビジーフラグをＯ
Ｎとする。次に、ウィンドの４隅の座標を受は取り、カ
ーソルを表示しているウィンドでクリッピング演算を行
う。その結果、カーソルとメインＣＰＵ３３が書＠換え
ようとしているウィンドに重なりがあるときは、サブＣ
ＰＵ９はカーソルを消し、その部分にもとの画像を戻し
ておく。そして、アービタ１４に対してＫＩＱＡＣＫ信
号を発行し、メインＣＰＵ３３に割込み信号となるＪＩ
ＮＴＢ信号を発生させる。メインＣＰＵ３３は、このウ
ィンド書き換えコマンドの応答の割込みを受けてウィン
ドを書き換える。もし、カーソルとウィンドとに重なり
がないときはカーソルを消さずに、ＫＩＱＡＣＫ信号を
発心する。メインＣＰＵ３３かウィンド書き換えを終了
すると、通信バッファ内に終了書き換えコマンドを書き
、ＪＩＱＡＣＫ信号をアービタ１４に対してＪ　Ｉ　Ｑ
ＡＣＫ信号を発行して、サブＣＰＵ９に割込み信号とな
るＫＩＮＴＢ信号を発生させる。

サブＣＰＵ９は、これにより、ビジーフラグを０ＦＦＬ
／、アービタ１４にＫＩＱＡＣＫ信号を発行し、発生し
たＪＩＮＴＢ信号の割込みを、メインＣＰＵは終了コマ
ンドに対する応答として受は取る。サブＣＰＵ９は割込
み処理だけでなく、別ルチンでカーソル表示を行ってお
り、インタフェース１０で発生するタイマ割込み毎にポ
インティングデバイスの座標値を読み取り、前回と差が
あると、その座標値を保存し、先の割込みルーチンでＯ
Ｎ１０　Ｆ　Ｆするビジーフラグをみて、ＯＮならば書
き換えウィンドをカーソルウィンドでクリッピングし、
もし重なりがある時はカーソル表示せず、重なりがない
時と、ビジーフラグがＯＦＦのときはカーソルを表示す
る。カーソル表示とは、カーソルウィンド内の画像を退
避し、矢印等のカーソルを表示し、別の場所にカーソル
を移動する時は、退避した画像を戻し、移動した位置で
再び画像を退避して行う。

次に、第９図（ａ）〜（ｅ）を参照しながらこの発明に
係る情報処理装置におけるカーソル／ウィンド処理動作
について説明する。

第９図（ａ）〜（ｃ）はこの発明に係る情報処理装置に
おけるカーソル／ウィンド処理手順の例を説明するフロ
ーチャートである。なお、（１）〜（９）　、　　（１
１）〜（１９）　、　　（２１）〜（２６）は各ステッ
プを示す。以下、同図（ａ）の処理から順次説明する。

サブＣＰＵ９はタイマ割込み処理が発生すると（１）、
ポインティングデバイス６からの座標値を読み取り（２
）、前回の座標値とに差があるかどうかを判断しく３）
　、　Ｎ　Ｏならばステップ（１）に戻り、Ｙ　Ｅ　Ｓ
　ｆｔらば現在の座標値を保存する（４）。

次いで、ビジーフラグがＯＮかどうかを判断しく５）　
、　ＮＯならばステップ（９）以降に進み、ＹＥＳなら
ば書換えウィンドの４隅の座標を受は取る（６）。次い
で、カーソルウィンドでクリッピングしく７）、重なり
かあるかどうかを判断しく８）　、　ＹＥＳならばステ
ップ（１）に戻り、ＮＯならばカソルを表示しく９）、
ステップ（１）に戻る。

方、通信割込みプロセスは、同図（ｂ）に示すように、
ウィンド書換え要求が発生しているかどうかを判断しく
１１）、ＹＥＳならばビジーフラグをＯＮ　シ（１２）
、書換えウィンドの４隅の座標を受け取る（１３）。次
いで、カーソルウィンドでクリッピングしく１４）、重
なりがあるかどうかを判断しく１５）、ＮＯならばステ
ップ（１７）以降に進み、ＹＥＳならばカーソルを消去
しく１６）、応答コマンドを発行しく１７）、処理を終
了する。

方、ステップ（１工）の判断において、ＮＯの場合はビ
ジーフラグをＯＦ　Ｆ　Ｌ　（１８）、応答コマンドを
発行しく１９）、処理を終了する。

方、メインＣＰＵ３３は、同図（Ｃ）に示すように、書
換えウィンドの４隅の座標を通信バッファに送り（２１
）、ウィンド書換え要求コマンドを発行しく２２）、サ
ブＣＰＵ９等からのコマンド応答が発生するのを待機し
く２３）、応答がなされたら、ウィンドを書き換え（２
４）、　　ウィンド書換えを終了するコマンドを発行す
る（２５）。次いて、サブＣＰＵ９等からのコマンド応
答が発生するのを待機しく２６）、処理を終了する。

次に、第１０図（ａ）、（ｂ）を参照しながらサブＣＰ
Ｕ９とメインＣＰＵ３３によるドラッギング処理につい
て説明する。

第１０図（ａ）、、（ｂ）はこの発明に係る情報処理装
置に係るサブＣＰＵ９とメインＣＰＵ３３によるドラッ
ギング処理手順の一例を説明するフローチャートである
。なお、（１）〜（１８）、　　（２１）〜（２９）は
各ステップを示す。

サブＣＰＵ９は、カーソル位置を通信バッファに送り（
１）、左キーＯＮを示す割込みを発行しく２）、コマン
ド応答を待機する（３）。

次いで、ドラッギング命令かどうかを判断しく４）、Ｎ
Ｏならば別処理を行い、ＹＥＳならはウィンド枠サイズ
位置を受は取り（５）、矢印カーソルを０ＦＦＬ、（６
）、ウィンド枠の反転表示を行う（７）。次いで、タイ
マ割込みが発生するの待機しく８）、割込みがかかった
らポインティングデバイス６の座標値を読み取り（９）
、前回の座標値と差があるかどうかを判断しく１０）、
Ｎｏならばステップ（８）に戻り、ＹＥＳならば座標値
を保存しく１１）、ウィンド枠位置変更する（１２）。

次いで、ウィンド枠を表示しく１３）、キーＯＦＦ状態
かどうかを判断しく１４）、Ｎｏならばステップ（８）
に戻り、ＹＥＳならばウィンド枠サイズ位置を転送しく
１５）、左キーＯＦＦを示す割込みを発行しく１６）、
コマンド応答が発生するのを待機する（１７）。次いで
、コマンド応答を発行しく１８）、処理を終了する。

方、メインＣＰＵ３３は第１０図（ｂ）に示すように、
上記ステップ（２）で割込みが発行されると、カーソル
位置のウィンドを調べ（２１）、ドラッギング領域かど
うかを判断しく２２）、ウィンド枠サイズ、位置等を通
信バッファに送り（２３）、ドラッキンクコマンドを発
行する（２４）。次いで、コマンド応答があったかどう
かを判断しく２５）、ＹＥＳならばウィンド枠サイズ、
位置を受は取る（２６）。

次いで、ウィンドを書き換え（２７）、ウィンド書換え
終了コマンドを発行する（２８）。次いで、コマンド応
答がなされるのを待機しく２９）、コマンド応答がなさ
れたら、処理を終了する。

次に、第１１図（ａ）、（ｂ）を参照しながらこの発明
にかかる情報処理装置にかかるポツプアップメニュー表
示処理動作について説明する。

第１１図（ａ）、（ｂ）はこの発明にかかる情報処理装
置にかかるポツプアップメニュー表示処理手順の一例を
説明するフローチャートである。

なお、（１）〜（２９）、　　（３１）〜（４８）は各
ステップを示す。

先ず、サブＣＰＵ９は、カーソル位置を通信バッファに
送り（１）、右キーＯＮを示す割込みを発行する（２）
。次いで、コマンド応答がなされるのを待機しく３）、
ＹＥＳならばポツプアップメニュー命令かどうかを判断
しく４）、ＹＥＳならばポツプアップウィンド列を読み
出しく５）、矢印カーソルをＯＦＦする（６）。次いで
、応答コマンドを発行しく７）、コマンド応答がなされ
るのを待機しく８）、ＹＥＳならば矢印カーソルをＯＮ
しく９）、右キーＯＦＦかどうかを判断しく１０）、Ｙ
ＥＳならばステップ（２４）以降に進み、矢印カーソル
をＯＦＦし、セレクト領域かどうかを判断しく２５）、
ＹＥＳならば右キーをＯＦＦし、実行割込みを発行する
（２Ｂ）。次いで、コマンド応答がなされるのを待機し
く２８）、　Ｙ　Ｅ　Ｓならば矢印カーソルをＯＮし（
２９）、処理を終了する。

方、ステップ（２５）の判断でＮｏの場合は、右キーを
ＯＦＦし、不実行割込みを発行しく２７）、ステップ（
２８）に進む。

方、ステップ（１０）の判断で、ＮＯの場合はタイマ割
込みかかかるのを待機しく１１）、ＹＥＳならばポイン
ティングデバイス座標値を読み取り（１２）、前回の座
標値と差かあるかどうかを判断しく１３）、Ｎｏならば
ステップ（ｌＯ）に戻り、ＹＥＳならば座標値を保存し
く１４）、カーソルを表示する（１５）。

次いで、セレクト領域かどうかを判断しく１６）、ＹＥ
Ｓならばステップ（１９）以降に進み、ＮＯならばサブ
ウィンド作成領域かどうかを判断しく１７）、ＮＯなら
ばステップ（ｌＯ）に戻り、ＹＥＳならばサブウィンド
を割り込ませ（１８）、ステップ（３）に戻る。

方、ステップ（１６）の判断で、ＹＥＳの場合は別メニ
ューかどうかを判断しく１９）、Ｎｏならばステップ（
１０）に戻り、Ｙ’Ｅ　Ｓならば矢印カーソルな０　Ｆ
　Ｆ　Ｌ　（２０）、セレクト変更割込みを発行しく２
１）、コマンド応答を待機しく２２）、ＹＥＳならば矢
印カーソルをＯＮ　Ｌ　（２３）、ステップ（１０）に
戻る。

方、メインＣＰＵ３３は、第１１図（ｂ）に示すように
、カーソル位置のウィンドを調へ（３１）、ウィンドが
あるかどうかを判断しく３２）、ＮＯならば別処理を実
行し、ポツプウィンド列を作成しく３３）、ＹＥＳなら
ばポツプアップメニューコマンド１を発行しく３０、コ
マンド応答を待機する（３５）。ＹＥＳならばポツプア
ップウィンドを作威しく３６）、ポツプアップメニュー
コマンド２を発行する（３７）。次いで、セレクト変更
割込みがかかるのを待機しく３８）、Ｎｏならばステッ
プ（４１）以降に進み、ＹＥＳならば色変更を実行しく
３９）、応答コマンドを発行しく４０）、ステップ（３
８）に戻る。

一方、ステップ（３８）の判断でＮＯの場合は、サブウ
ィンド割込みが発生したかどうかを判断しく４１）、　
Ｙ　Ｅ　Ｓならばステップ（３３）に戻り、Ｎｏならば
右キーＯＦＦを示す実行割込みかどうかを判　８断しく４２）、ＹＥＳならばポツプアップウィンドを消
去しく４４）、応答コマンドを発行しく４５）、コマン
ドを実行しく４６）、処理を終了する。

方、ステップ（４２）の判断で、ＮＯの場合は右キーＯ
ＦＦを示す不実行割込みかどうかを判断しく４３）、Ｎ
Ｏならば別処理に移行し、ＹＥＳならばポツプアップウ
ィンドを消去しく４７）、応答コマンドを発行しく４８
）、処理を終了する。

次に、ＳＣ５Ｉコントローラ３とデュアルホトメモリ１
１のシリアルインタフェース１０の処理動作について説
明する。

デュアルポートメモリ１１はプリンタ２．スキャナ１用
のためＣＲＴデイスプレィ４用のデュアルポートメモリ
１２に比べ格段に容量が大きくなっており、Ａ４サイズ
１枚を出力するために１インチ当たり４００ドツトのピ
クセルサイズで出力すると、約２Ｍバイトの容量が必要
となる。このため、現状では１Ｍビットのチップを用い
て１６個のデュアルポートメモリが必要となる。２５６
にバイト×４構成でバス幅を１６ビツトとすれば９同時にアクセスすることのない４個のメモリブロックで
構成される。このため、Ｂ４サイズだと６個、Ａ３サイ
ズだと８個のメモリブロックが必要となる。プリンタに
出力する際、ｓｃｓ　ｒコントローラ３か先ず、データ
要求をシリアルインタフェース１０に対して行う。シリ
アルインタフェース１０はまだデータがないためメモリ
コントロラ１３に読出し転送サイクルをするように要求
する。メモリコントローラ１３はメモリリフレッシュ、
ＣＰＵアクセス等の間で読出し転送サイクルを行い、応
答信号をシリアルインタフェース１０に返信する。デュ
アルポートメモリ１１のシリアルボートにはデータが既
に存在しているため、シリアルインタフェース１０はシ
リアルクロックとデータイネーブル信号を出力し、デュ
アルポートメモリ１１のシリアルボートからデータを読
み出して蓄える。読み出したデータは１６ビツトのため
、５Ｃ３Ｉコントローラ３８には８ビツトずつデータを
分割して転送する。このようにしてデータを読み出して
いくと同時に、いくつ読み出した０かをシリアルインタフェース１０はカウントしていてデ
ュアルポートメモリ１１のシリアルボートのデータをす
べて読み出したと同時に、メモリコントローラ１３に対
して次のアドレスのデータをシリアルボートに転送する
ように読み出し転送サイクル要求を行う。メモリコント
ローラ１３はシリアルバッファの数だけずらしてデュア
ルポートメモリ１１に対し読み出し転送サイクルを行う
。

もし、１つのメモリブロックの範囲を越えれば次のメモ
リブロックに対して読み出し転送サイクルを行う。また
、スキャナ１からデータを書き込む際は、先ず、５ＣＳ
Ｉコントローラ３　シリアルインタフェース１０．デュ
アルポートメモリ１１とデータが流れるが、何もしない
と最初の１ライン目のバッファへの書き込みは読み出し
モードか書き込みモードか分からないため、すべての書
き込みの前にメモリブロック毎に擬似書込み転送サイク
ルをメモリコントローラ１３が行う。これは、ローアド
レスストローブ信号（ＲＡＳ信号）の立ち下がりで書込
みイネーブル信号（ＷＥ倍信号をＬＯＷ、ＤＴ信号、Ｓ
Ｅ信号をＨＩＧＨにして行う。通常の書込み転送サイク
ルはＳＥ信号はＬＯＷに設定する。また、読み出し転送
サイクルでは、ローアドレスストローブ信号（ＲＡ　Ｓ
　信号）をＬＯＷ、書込みイネーブル信号（ＷＥ倍信号
をＬＯＷ、ＤＴ信号をＬＯＷとする。こうして、デュア
ルポートメモリ１１の準備ができてからデータ転送を行
い、シリアルボートのバッファかいっばいになったこと
をシリアルボート側のインタフェース１０かカウントし
ていてメモリコントローラ１３に通常の書込み転送サイ
クルを要求する。メモリコントローラ１３は書込み転送
サイクルを行い、その後、次の書込み転送サイクルのア
ドレスを決め、もしメモリブロックの範囲を越えていれ
ば次のメモリブロックを先にイネーブルにしておく。こ
うして、複数のメモリブロックに画像データが読み込ま
れる。

次に、第１図に示した画像圧縮伸張デバイス１５の動作
について説明する。

メモリコントローラ１３は一方がメモリコントローラ１
３に接続され、他方がバス幅調整デバイス１６に接続さ
れている。

メモリコントローラ１３は、画像ピッチ、主走査数、副
走査数、左オフセット、転送開始アドレス、転送方向を
決定するレジスタを有し、メモリに対し主走査方向に１
ワードずつ順次データを読み書きしていく。画像はビッ
トイメージのｋめ左端と右端では不必要なデータが発生
する場合がある。デュアルポートメモリ１１への書込み
ではライトパービットの機能を用いてＲＡＳ信号の立ち
下がり時にマスクすべきデータビットをＬＯＷにするこ
とで行う。左端のマスクデータは左オフセットレジスタ
で決定するが、右端のマスクデータは左オフセットレジ
スタと主走査数レジスタより合成する。画像の読書きが
右端に到達すると、自動的に次のラインの左端になるよ
うにする。また、デュアルポートメモリ１１に対するア
ドレス系を８ビツトデータ毎に２系統もっており、偶数
バイトのアドレスは転送アドレスが奇数の時、奇数バイ
トのアドレスより「１」多くなるようになっており、ま
た、その際、データも奇数バイトと偶数バイトが反転す
るようになっていて転送開始アドレスやピッチが奇数バ
イトであっても１回の転送で１ワード１６ビツトのデー
タを転送できるようになっている。このように、画像圧
縮伸張デバイス１５がメモリコントローラ１３とデータ
をやり取りするが画像圧縮伸張デバイス１５内には主走
査数、副走査数、左オフセット数、圧縮または伸張を決
めるコマンドのレジスタ等がある。こうして、圧縮した
データはバス幅調整デバイス１６に渡し、１６ビツトデ
ータを３２ビツトデータにしてＤＭＡコントローラ付き
のメモリコントローラ３２のＤＭＡ処理でＤＲＡＭ３１
に圧縮データを転送し、伸張の場合は逆方向でデュアル
ポートメモリ１１に展開された画像データが書き込まれ
る。また、デュアルポートメモリ１１として演算機能付
きのものを使用すれば、ＲＡＳ信号の立ち下がり時にカ
ラムアドレスストロ−ブイ３号（ＣＡＳ信号）、ＷＥ倍
信号ＬＯＷとし、演算モードをアドレス線で設定すれば
、書き込まれたデータに対し、ＡＮＤ、ＯＲ，ＥＸＣＬ
ＵＳＩＶＥ　　ＯＲ等の演算処理を行うことが可能とな
っている。

（発明の効果）以上説明したように、この発明はダイレクトメモリアク
セスコントローラがアクセス可能な各ダイレクトメモリ
アクセスデバイスとの間にバス幅調整手段を設け、この
バス幅調整手段から読出し信号または書込み信号発生中
にＣＰＵから各ダイレクトメモリアクセスデバイスに対
して要求される読出し信号または書込み信号を禁止する
禁止手段を設けたので、ＤＭＡ転送中におけるＣＰＵＰ
ｔ上スに伴う各ダイレクトメモリアクセスデバイスの誤
動作を未然に防止できる。従って、ＤＭＡ転送中にもバ
ス権をＣＰＵが獲得し、ＣＰＵアクセスが可能となり、
システム全体のデータ処理効率を高めることができる等
の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図、第２図は、第１図に示
したサブＣＰＵのアドレス線の最上位ビットの反転処理
の一例を示す回路ブロック図、第３図（ａ）〜（ｈ）は
、第１図に示したアビタの構成を説明する詳細ブロック
図、第４図は、第１図に示したアービタの周辺回路構成
を説明するブロック図、第５図、第６図は、第１図に示
したサブＣＰＵの立ち上げ処理手順の一例を説明するフ
ローチャート、第７図はバス幅調整デバイスとＤＭＡｌ
１０デバイスとの接続関係を説明するブロック図、第８
図は、第３図（ａ）〜（ｈ）の動作を説明するタイミン
グチャート、第９図（ａ）〜（Ｃ）はこの発明に係る情
報処理装置におけるカーソル／ウィンド処理手順の一例
を説明するフローチャート、第１０図（ａ）、（ｂ）は
この発明に係る情報処理装置におけるサブＣＰＵとメイ
ンＣＰＵによるドラッギング処理手順の一例を説明する
フローチャート、第１１図（ａ）、（ｂ）はこの発明に
係る情報処理装置におけるポツプアップメニュー表示処
理手順の一例を説明するフローチャートである。　５図中、９はサブＣＰＵ、１３はメモリコントロラ、１４
はアービタ、１６，３７．４０はハス幅調整デバイス、
３１はＤＲＡＭ、３２はＤＭＡＣ１３３はメインＣＰＵ
、３８は５Ｃ３Ｉコントローラである。（ａ）サブＣＰＵカーソル表示プロセス第静（ｂ）サブｃｒｔ通信割込ブ［（Ｃ）メインＣＰＵウィンドウ　書換えプロセス（ａ）第０図（ｂ）

Claims

【特許請求の範囲】

　システムバス上にＣＰＵとダイレクトメモリアクセス
コントローラが接続され、ダイレクトメモリアクセスコ
ントローラおよび前記ＣＰＵからの前記システムバスに
対するバス権要求をアービタが調停しながら前記ダイレ
クトメモリアクセスコントローラによる各ダイレクトメ
モリアクセスデバイスとのダイレクトメモリアクセスま
たはＣＰＵによる各ダイレクトメモリアクセスデバイス
間のアクセスを実行可能な情報処理装置において、前記
ダイレクトメモリアクセスコントローラがアクセス可能
な各ダイレクトメモリアクセスデバイスとの間にバス幅
調整手段を設け、さらにこのバス幅調整手段からの読出
し信号または書込み信号発生中に前記ＣＰＵから前記各
ダイレクトメモリアクセスデバイスに対して要求される
読出し信号または書込み信号を禁止する禁止手段を設け
たことを特徴とする情報処理装置。