JPH03180955A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、システムバスに接続されたＣＰＵとダイレ
クトメモリアクセスコントローラとのバス権を調整しな
がら各デバイスのデータ処理を実行する情報ＩＡ理装置
に関するものである。

〔従来の技術〕

従来、この種の装置においてＤＭＡ制御を行う場合には
、データ、アドレスの各バスをｃＰＵとＤＭＡ転送用ハ
ードウェアが共有して使用するため、そのバス権の調整
が必要となり、大別して下記（１）　、　（２）の転送
方式が採用されている。

（１）ｃｐｕがバスをアクセスしていない時を利用して
転送を行う方式（サイクル・スチール方式）。

（２）ＤＭＡＩＩＩ御回路が優光回路り、ＣＰＵを止め
て転送を行う方式。

このうち、（２）の方式は、さらに細分化すると、転送
データを１バイト毎にＣＰＵに制御を返す方式（バイト
・モード）、Ｉ１０装置からデータ要求がある間ＤＭＡ
制御側が権利を持ち続ける方式（連続モード）、さらに
、必要なバイト数の転送が終了するまでＤＭＡ側が権利
を持つ方式（バーストモード）等に分かれる。

〔発明が解決しようとする課題〕

そして、従来の情報処理装置におけるアービタ回路はバ
スマスタ毎に有し、様々な優先順位に従ってバスマスタ
Ｃバス権を譲る方式によりバスアクセスを実行している
が、同期合せのために、１クロツク、アービトレーショ
ンのために１クロツクの計２クロックを要するため、ア
ービトレション処理の効率化が図れないという問題点が
あった。

この発明は、上記の問題点を解決するためになされたも
ので、各バスマスタからの近接したバス権要求を調整す
ることにより、バスマスタの単独アクセスを高速化でき
るとともに、近接したアクセスを安全に実行できる情報
処理装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る情報処理装置は、各バスマスタからのバ
ス権要求発生の近接状態に基づいて各バスマスタへのバ
ス権を所定時間遅延しながら切り換え調整する調整手段
を設けたものである。

〔作用〕

この発明においては、各バスマスタからのバス権要求発
生すると、調整手段か各バスマスタからのバス権要求発
生の近接状態に基づいて各バスマスタへのバス権を所定
時間遅延しながら切り換え調整し、バスマスタの単独ア
クセスを高速化できるとともに、近接したアクセスを安
全に実行することを可能とする。

（実施例） 第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図であり、１はスキャナで
、静止画像を入力する。２はプリンタで、印刷結果を出
力する。３は５ｃｓｒコントローラで、スキャナ１とプ
リンタ２とのデータの人出力を行う。４は高精細型のＣ
ＲＴデイスプレィ、６はポインティングデバイスで、２
キーを指示して座標情報、アイコン指示等を行う。

７はインタフェース（Ｉ／Ｆ）で、ポインティングデバ
イス６からの座標情報等をｌＡ理する。８はメモリで、
サブＣＰＵ９のプログラムデータな格納する。１０はデ
ュアルポートメモリのシリアルボート側でデータの入出
力を行うインタフニスで、ポインティングデバイス６の
状態を定期的に参照するためのタイマを内蔵している。

１１はランダムボートとシリアルボートを有するスキャ
ナ、プリンタ用のデュアルポートメモリ、１２は前記Ｃ
ＲＴデイスプレィ４用のデュアルポートメモリ、１３は
メモリコントローラブ、デュアルホトメモリ１１．１２
のリフレッシュ、シリアル読出し、シリアル書込み、疑
似書込み転送タイミング、ＣＰＵアクセスおよび二次元
ＤＭＡを行う。１４はアービタ（調停器）で、サブＣＰ
Ｕ９．３３．ＤＭＡコントローラ（ＤＭＡＣ）１３のバ
ス権の調整を制御するとともに、サブＣＰＵ９、メイン
ｃｐｕ３３の割込みハンドシェークを行う。１５は画像
圧縮伸張デバイスで、イメージデータを圧縮・伸張する
。１６はデバイスで、画像圧縮伸張デバイス１５の圧縮
コードをバス４４のバス幅に合せてデータを入出力する
。１７はデバイスで、イメージデータをＸＹ変換する。

１８はデバイスで、イメージデータの間引・補間を処理
する。１９〜２１はバッファで、バスを駆動する。

２２はＦＲＯＭで、電源ＯＮ時のブートプログラムや割
込みベクタを格納する。２３は立上げ時に使用するスタ
ティックＲＡＭ、２４はデバイスで、時間を管理し、シ
ステムの管理情報を電源ＯＦＦ時も記憶している。２５
はカウンタで、プロセスの切換えや時間測定を行う。２
６は割込みコントローラで、割込みが発生したときにベ
クタを出力する。２７はインタフェースで、シリアル通
信をサポートする。２日は公衆回線に接続されるモデム
、２９はインタフェースで、キーボード３０からのキー
人力をインタフェースする。３１はダイナミックＲＡＭ
　（ＤＲＡＭ）で、システム側のプログラムデータを格
納する。３２はＤＭＡコントローラ付のメモリコントロ
ーラで、ＤＲＡＭ３１のリフレッシュおよびメモリと各
デバイスとのＤＭＡをコントロールする。３３はメイン
ＣＰＵ、３４はデバイスで、アドレスデコード、割込み
コントロール、各制御線のコントロールを行う。３５は
各種書体のフォントや仮名漢字変換の辞書等を内蔵した
ボード、３６はインタフェースで、ＩＥＥＥ８０２．３
＋７）１０ＢＡＳＥ５　（いわゆるＥＴＨＲＮＥＴ）を
サポートする。３７はこの発明に係るバス幅調整手段を
構成するデバイスで、８ビット人出力ＳＣ３Ｉコントロ
ーラ３８（ダイレクトメモリアクセスデバイスを構成す
る）と３２ビツトのデータ幅のデータバス４５とのイン
タフェースを行う、３９は５Ｃ３ＩＩ／Ｆ付きのハード
ディスク、４１はインタフェースデバイスで、フロッピ
ーディスクコントローラとバス４５とのイタタフエース
を行う。４２は３．５インチのフロッピーディスクドラ
イブ、４３は１６ビツトのデータ幅を有するバス、４４
．４５は３２ビツトのデータ幅を有するバス、４６は１
６ビツトのデータ幅を有するバス、４７は前記サブＣＰ
Ｕ９のみからアクセスできる１６ビツトのデータ幅を有
するバスであり、このアドレス線の最上位ビットの極性
をサブＣＰＵ９から出るアドレス線の極性に対して反転
させることができるように構成されている。４０はバス
幅調整デバイスである。

このように構成された情報処理装置において、各バスマ
スタ（この実施例ではサブＣＰＵ９．メインＣＰＵ３３
．ＤＭＡＣｌ３等）からのバス権要求発生すると、アー
ビタ１４に設ける調整手段（後述するフリップフロップ
回路）が各バスマスタからのバス権要求発生の近接状態
に基づいて各バスマスタへのバス権を所定時間遅延しな
がら切り換え調整し、各バスマスタの単独アクセスを高
速化できるとともに、近接したアクセスを安全に実行す
る。

第２図は、第１図に示したサブＣＰＵ９のアドレス線の
最上位ビットの極性反転処理の一例を示す回路ブロック
図であり、１０２はＳＲフリップフロップで、入力され
る最上位ビット反転信号に基づいて排他的論理和回路（
ＥＸ−ＯＲ回路）１０１にＱ出力を送出する。

第３図（ａ）〜（ｈ）は、第１図に示したアビタ１４の
構成を説明する詳細ブロック図であり、同図中の同一符
号は同一部分を示し、■〜■はその接続先を示す。

これらの図において、２０１〜２０５はＥＸ−ＯＲ回路
、２０６はインバータ、２０７〜２１１はＥＸ−ＯＲ回
路、２１２はインバータ、２１３．２１４はＮＡＮＤ回
路、２１５はインバタ、２１６はＡＮＤ回路、２１７は
ＮＡＮＤ回路、２１８はＡＮＤ回路、２１９はＮＡＮＤ
回路、２２０はＡＮＤ回路、２２１〜２２３はリセット
端子付きＪＫフィリップフロップ（ＪＫＦＦ）、２２４
はＮＯＲ回路、２２５はインバータ、２２６．２２７は
ＮＯＲ回路、２２８はインバータ、２２９〜２３２はＮ
ＯＲ回路、２３３はＯＲ回路、２３４，２３５はＤフリ
ップフロップ（ＤＦＦ）、２３６．２３７はインバータ
、２３Ｂ　ハＮ　ＯＲ回路、２３９　ハＤＦ　Ｆ　、　
２４０　ハＪ　ＫＦＦ、２４１はインバータ、２４２は
ＮＡＮＤ回路、２４３はＡＮＤ回路、２４４はインバー
タ、２４５〜２４７はＤＦＦ、２４８はＮＡＮＤ回路、
２４９はＡＮＤ回路、２５０はＪＫＦＦ。

２５１．２５２はＤＦＦ、２５３はＡＮＤ回路、２５４
はインバータ、２５５〜２５７はＤＦＦ。

２５８はＮＡＮＤ回路、２５９はＡＮＤ回路、２６０は
ＪＫＦＦ、２６１，２６２はＤＦＦ、２６３．２６４は
ＤＦＦ、２６５〜２６７はＮＡＮＤ回路、２６８はイン
バータ、２６９．２７０はＮＡＮＤ回路、２７１はイン
バータ、２７２゜２７３はＮＡＮＤ回路、２７４はイン
バータ、２７５．２７６はＤＦＦ、２７７〜２７９はＮ
ＡＮＤ回路、２８０はインバータ、２８１．２８２はＡ
ＮＤ回路、２８３はＮＯＲ回路、２８４は３ステートバ
ツフア、２８５はインバータ、２８６はＮＯＲ回路、２
８６はＮＯＲ回路、２８７はインバータ、２８８はＮＯ
Ｒ回路、２８９はインバータ、２９０，２９１はＮＯＲ
回路、２９２は３ステートバツフア、２９３はインバー
タ、２９４はＮＯＲ回路、２９５はインバータ、２９６
はＮ。

Ｒ回路、２９７はインバータ、２９８はＮＯＲ回路、２
９９はインバータ、３００はＮＯＲ回路、３０１はイン
バータ、３０２はＮＯＲ回路、３０３はＮＯＲ回路、３
０４は３ステートバツフア、３０５．３０６はインバー
タ、３０７〜３１０はＮＯＲ回路、３１１はＡＮＤ回路
、３１２，３１３はＮＯＲ回路、３１４は３ステートバ
ツフア、３１５〜３２６はＯＲ回路、３２７はＡＮＤ回
路、３２８は５ＲＦＦ、３２９はＮＡＮＤ回路、３３０
はＯＲ回路、３３１はＮＡＮＤ回路、３３２はＯＲ回路
、３３３，３３４はＮＡＮＤ回路、３３５．３３６はＡ
ＮＤ回路、３３７．３３８は５ＲＦＦである。

第４図は、第１図に示したアービタ１４の周辺回路構成
を説明するブロック図であり、３５０は３ステートバツ
フア、３５１は３ステートパストランシーバ、３５２は
３ステートバツフア、３５３は３ステートパストランシ
ーバである。

次に、第５図、第６図を参照しながら第１図に示したサ
ブＣＰＵ９等の立ち上げ処理動作について説明する。

第５図、第６図は、第１図に示したサブＣＰＵ９の立ち
上げ処理手順の一例を説明するフローチャートである。

なお、（１）〜（９）　、　　（１１）〜（２５）は各
ステップを示す。

電源が投入されると、先ずメインＣＰＵ３３が立ち上が
り、ＦＲＯＭ２２からリセット時のスタックポインタと
プログラムカウンタの値を人力し、立ち上げ処理を行う
。

この際、サブＣＰＵ９が行うことは、ボンディングデバ
イス６からの信号を基にデュアルポートＲＡＭ１１にカ
ーソルを表示すること、５Ｃ３Ｉコントローラ３を制御
してスキャナ１．プリンタ２と画像信号の転送を行うこ
と、アービタ１４を介してメインＣＰＵ３３と割込みハ
ンドシェークを行うこと等であるが、先ずステップ（１
）において、プログラムが全部含まれたサイズを調べ、
転送ワード数を設定する。次いで、デュアルポートメモ
リ１２のメインｃｐｕ３３からみたときの転送開始アド
レスをセットする（２）。

次いで、ＦＲＯＭ２２またはＤＲＡＭ３１からプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（３）。続いて、データの値をあるレジスタまたはメ
モリに加算するデータサムを行い（４）、転送が終了し
たかどうかを、すなわち転送数が残り「０」かどうかを
判断しく５）、Ｎ。

ならばステップ（３）に戻り、ＹＥＳならば加算された
データの値（チエツクサム）を転送する（６）。

次いで、アービタ１４にＪＳＴＡＲＴ信号を与え、今ま
でリセット信号がかかつていたサブＣＰＵ９がスタート
する（７〉。

次いで、サブＣＰＵ９は、デュアルポートメモリ１２か
らスタックポインタとプログラムカウンタを入力し、以
下、第６図に示すフローに従って、デュアルポートメモ
リ１２にロードされているプログラムをスタティックＲ
ＡＭ８にロードし、サブＣＰＵ９の割込みベクタがスタ
ティックＲＡＭ　（ＳＲＡＭ）８に切り換わるようにア
ドレスの最上位ビットを反転する。

次いで、ＡＣＫ割込みが発生するのを待機し（８）、割
込みがかかったら、ＩＢＭレジスタに割込み応答コマン
ドＪＩＱＡＣＫを書き込み（９）、処理を終了し、サブ
ＣＰＵ９による処理に移る。

プログラムが全部含まれたサイズを調べ、転送ワード数
を設定する（１１）。次いで、デュアルポートメモリ１
２のメインＣＰＵ３３からみたときの転送開始アドレス
をセットする（１２）。

次いで、ＦＲＯＭ２２またはＤＲＡＭ３１からプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（１３）。続いて、データの値をあるレジスタまたは
メモリに加算するデータサムを行い（１４）、転送が終
了したかどうかを、すなわち転送数が残りｒＱＪかどう
かを判断しく１５）、ＮＯならばステップ（１３）に戻
り、ＹＥＳならばチエツクサムがＯＫかどうかを判断し
く１６）、ＮＯならばステップ（２３）以降に進み、Ｙ
ＥＳならば反転レジスタにデータ書き込みを行い（１７
）、ＳＲＡＭ８のチエツクサムがＯＫかどうかを判断し
く１８）、ＮＯならばステップ（２３）以降に進み、Ｙ
ＥＳならばＶＲＡＭバッファに正常ステータスを書き込
み（１９）、１８Ｍレジスタに割込みコマンドＫＩＱＡ
ＣＫを書き込み（２０）。ＡＣＫ割込みが発生するのを
待機しく２１）、割込みが発生したら、１８Ｍレジスタ
に割込みクリアコマンドＫＩＱＣＬＲを書き込み（２２
）、処理を終了する。

方、ステップ（１８）、　（１８）でＮｏの場合は、Ｖ
ＲＡＭバッファにエラーステータスを書き込み（２３）
、１８Ｍレジスタに割込みコマンドＫＩＱＡＣＫを書き
込み（２４）。ＡＣＫ割込みが発生するのを待機しく２
５）、割込みが発生したら、１８Ｍレジスタに割込みク
リアコマンドＫＩＱＣＬＲを書き込み（２６）、処理を
終了する。

具体的には第２図に示したＥＸ−ＯＲ回路１０１の一方
にアドレスの最上位ビット、もう一方にフリップフロッ
プ１０２の出力を人力しておき、フリップフロップ１ｏ
２の出力を反転させることにより、アドレスの最上位ビ
ットの極性を切り換える。次いで、プログラムの転送が
終了したことをデュアルポートメモリ１２に設けたメイ
ンＣＰＵ３３とのコミュニケーションバッファに書き、
アービタ１４にＫ　Ｉ　ＡＣＫ信号を与え、メインＣｐ
ｕ３３に割込み信号をかけることで行う。メインＣＰＵ
３３はアービタ１４からの割込み信号を受けてＪＩＡＣ
Ｋをアービタ１４に送りサブＣＰＵ９に割込みをかける
。サブＣＰＵ９はアービタ１４に割込みクリア信号とし
てＫＩＱＣＬＲ信号を送出し、サブＣＰＵ９の初期動作
は終了する。

次いで、デュアルポートメモリ１２にビットマツプデー
タを転送すればインタフェース５を通してＣＲＴデイス
プレィ４にビットマツプイメージを表示することができ
る。

次に、ＯＳ（オペレーティングシステム）やアプリケー
ションプログラム（ＡＰ）をハードディスク３９からダ
イナミックＲＡＭ３１に転送するか、このシステムでは
ＤＭＡコントローラ（ＤＭＡＣ）３２とバス幅調整デバ
イス３７は通常はメインＣＰＵ３３と５ｃｓｒコントロ
ーラ３８の間で８ビット幅のデータ転送を行っているが
、ＤＭＡ転送命令が発行され、リクエスト要求が５Ｃ８
Ｉコントローラ３Ｂから出力され、バス幅調整用のデバ
イス３７に人力されると、バス幅調整デバイス３７はＤ
ＭＡ転送モードになり、ダイナミックＲＡＭ３１のデー
タをハードディスク３９に書き込む場合は、バス幅調整
デバイス３７がＤＭＡリクエストをＤＭＡコントローラ
３２に出力する。

ＤＭＡコントローラ３２は、メインＣＰＵ３３に対しバ
ス権を要求し、メインＣＰＵ３３がバスを解放すると、
ＤＭＡコントローラ３２はバス権を握り、バス幅調整デ
バイス３７に３２ビット幅のデータを書き込む。バス幅
調整デバイス３７はＤＭＡリクエストを取り下げ、それ
によりＤＭＡコントローラ３２もバスを解放し、メイン
ＣＰＵ３３が再びバス件を握る。

方、バス幅調整デバイス３７はＳＣＳ　Ｉコントローラ
３８に対し、３２ビット幅のデータを８ビット幅のデー
タに分解し、リクエスト要求が出力されているときにデ
ータを書き込む。４回の書き込みを終了すると、バス幅
調整デバイス３７内にはデータがなくなるので、再びバ
ス幅調整デバフ イス３７はＤＭＡリクエストをＤＭＡコントロラ３２に
出力し上記の動作を繰り返す。ＳＣＳ　Ｉコントローラ
３日は、５ｃｓｒの規格にそってハトディスク３９にデ
ータを転送する。一連の作業は、一定のブロック長のデ
ータを転送終了するまで行われる。バス幅調整デバイス
３７は、ＤＭＡコントローラ３２からＤＭＡ転送終了信
号り。

ＮＥかまたは５Ｃ３Ｉコントローラ３８から転送終了信
号が発生すると自動的にＤＭＡ転送モードを終了し、通
常モードになってＳＣ３Ｉコントローラ３８とメインＣ
ＰＵ３３の通信を行うことができるようになる。また、
ハードディスク３９のデータをダイナミックＲＡＭ３１
に書き込む場合ハ、ハス幅調整デバイス３７に５Ｃ３Ｉ
コントロ一ラ３日のデータを４回書き込んでからバス幅
調整デバイス３７がＤＭＡリクエストをＤＭＡコントロ
ーラ３２に出力することとデータの転送方向が反対はな
っていることが異なるだけで、その他の動作はディスク
に書き込む動作と同様となる。

このように、バス幅調整デバイス３７を設けることによ
り、ＤＭＡ転送中のデバイスがあってもメインＣＰＵ３
３は、ＤＭＡコントローラ３２に常にバスを握られるこ
となく、転送の合間にバス権を握ってプログラムを実行
することができる。

ところが、ＤＭＡｌ１０デバイス、この実施例では５ｃ
ｓｒコントローラ３８は、読み出し信号と書き込み信号
をＣＰＵとバス幅調整デバイス３７の２つからの単純な
ＯＲ演算処理では不具合が発生する。バス幅調整デバイ
ス３７から出力される読み出し信号と書き込み信号はＤ
ＭＡ中にしか発生しないが、ＣＰＵから出力される読出
し信号と書込み信号は、ＤＭＡ中においても、ＣＰＵが
バス権を握っているときには、他のＩｌｏのために出力
される。当然、これはバス幅調整デバイス３７から発生
する読み出し信号、書込み信号とタイくングが異なるた
め、ＳＣＳ　Ｉコントローラ３８が誤動作する可能性が
ある。これを防ぐには、ＤＭＡ中を示す信号を設け、バ
ス幅調整デバイス３７とＣＰＵとの信号を切り換える方
式と、ＣＰＵからＳＣＳ　Ｉコントローラ３Ｂに対して
アクセスがある（チップセレクト中）ときだけＣＰＵか
らの読出し／書込み信号を入れる方式があるが、タイく
ングを満足させるには、後者の方式が最適となる。

第７図はバス幅調整デバイスとＤＭＡｌ１０デバイスと
の接続関係を説明するブロック図であり、４０１はバス
幅調整デバイス、４０２はＤＭＡｌ１０デバイス、４０
３．４０４はＯＲゲート、４０５．４０６はＡＮＤゲー
トである。

ＤＭＡｌ１０デバイス４０２とバス幅調整デバイス４０
１のＤＭＡ転送は、ＲＥＱ信号、ＡＣＫ信号で行われる
。通常ＣＰＵアクセスはチップセレクト信号、読出し信
号、書込み信号がＤＭＡｌ１０デバイス４０２．バス幅
調整デバイス４０１双方に入力されており、ＤＭＡｌ１
０デバイス４０２への読出し、書込みは８ビツトでアク
セスされる。ＤＭＡコマンドが発行されてＤＭＡｌ１０
デバイス４０２からＲＥＱ信号が出力されると、バス幅
調整デバイス４０１はＤＭＡ転送モードとなり、システ
ムバスとは３２ビツトでデータな転送する。バス幅調整
デバイス４０１は、ＲＥＱ信号を受けると、ＡＣＫ信号
を返すが同時に転送方向によりＤ　Ｍ　Ａ　ＲＤ信号ま
たはＤＭＡＷＲ信号をＬＯＷレベルにしてＡＮＤゲート
４０５．４０６を介してＤＭＡｌ１０デバイス４０２に
ＲＤＢ信号、ＷＲＢ信号を送る。ＣＰＵはＤＭＡＣによ
りシステムバスな占有されていなければ各Ｉ１０のため
に読出し信号、書込み信号を出すこともあり、読出し信
号、書込み信号を単純にＡＮＤゲト４０５．４０１でＯ
ＲしてＤＭＡｌ１０デバイス４０２のＲＤＢ信号、ＷＲ
Ｂ信号に人力すると、ＤＭＡ転送が正常に行われない場
合がある。

そのため、チップセレクト信号と読出し信号、書込み信
号をＯＲゲート４０３，４０４でＡＮＤＬ／てからＡＮ
Ｄゲート４０５．４０６でＯＲすると誤動作することは
ない。もちろん、これらの各ゲートをバス幅調整デバイ
ス３７に内蔵することもできる。

また、バス幅調整デバイス４０．フロッピーディスクコ
ントローラ４ｉ、３．５インチフロッピ一ディスクドラ
イブの組の動作も略同様である。

ＤＭＡコントローラ３２のＤＭＡチャンネルは３組あり
、ハードディスクとフロッピーディスクの並列転送も可
能である。また、メインＣＰＵ３３とサブＣＰＵ９は同
時にデュアルポートメモリ１１．１２にアクセス制御す
るアービタ１４の動作について第３図（ａ）を参照しな
がら説明する。

ＥＸ−ＯＲ回路２０１〜２０５はサブＣＰＵ９からみた
ときのデュアルポートメモリ１１．１２のアドレス選択
に、また、ＥＸ−ＯＲ回路２０７〜２１１はメインｃｐ
ｕ３３からみたときのデュアルポートメモリ１１．１２
のアドレス選択に使用される。必要のないゲートは出力
がＨＩＧＨとなるように接続されている。

ＥＸ−ＯＲ回路２０１〜２０５のボートＫＬＶＬ１〜５
およびＥＸ−ＯＲ回路２０７〜２１１のボートＪＬＶＬ
Ｉ〜５には選択されるべきアドレスの極性の逆極性のレ
ベルを入力し、ボートＫＡＡ１〜５およびＪＡ’Ａ１〜
５には選択されるべきアドレスを決定するビットが接続
されている。これにより、サブＣＰＵ９からデュアルポ
ートメモリ１１．１２のアドレスが出力されると、ＥＸ
ＯＲ回路２０１〜２０５の出力がすべてＨＩＧＨになり
、また、アドレスストローブ信号ＫＡＳＢがＬＯＷとな
るので、インバータ２０６の出力がＨＩＧＨとなり、Ｎ
ＡＮＤ回路２１３の出力がＬＯＷになる。その結果、Ｎ
ＯＲ回路２１７の出力がＨＩＧＨになり、ＣＬＫ信号の
立ち上がりでＪＫＦＦ２２２のＱ出力がＨＩ　ＧＨ，反
転Ｑ出力がＬＯＷになる。ＮＯＲ回路２１７はまたメモ
リコントローラ１３を選択する信号ＫＬＣ５ＢがＬＯＷ
になってもＨＩＧＨ出力になる。同様に、メインＣＰＵ
３３からデュアルポートメモリ１１゜１２のアドレ各が
出力されると、ＥＸ−ＯＲ回路２０７〜２１１の出力が
全てＨＩＧＨになり、また、アドレスストローブ信号Ｊ
ＡＳＢがＬＯＷとなるので、インバータ２１２の出力が
ＨＩＧＨになり、ＮＡＮＤ回路２１９の出力がＬＯＷに
なる。その結果、ＮＡＮＤ回路２１９の出力がＨＩＧＨ
になり、ＣＬＫ信号の立ち上がりでＪＫＦＦ３ ２２３のＱ出力が）ＩＩＧＨ１反転Ｑ出力がＬＯＷなる
。ＮＡＮＤ回路２１９はまたメモリコントローラ１３を
選択する信号ＪＬＣ３ＢがＬＯＷになってもＨＩＧＨ出
力になる。

また、メモリコントローラ１３がＤＭＡ転送を行うため
にＬＢＲＢ信号をＬＯＷにした場合は、インバータ２１
５かＨＩＧＨになり、ＣＬＫ信号の立ち上がりでＪＫＦ
Ｆ２２１のＱ出力がＨＩＧＨ１反転Ｑ出力がＬＯＷにな
る。このように、ＪＫＦＦ２２１〜２２３の反転Ｑ出力
Ｓ３．Ｓ６゜Ｓｌｌが同時にＬＯＷになった場合には、
ＮＯＲ回路２２７．２３２の出力Ｓ８と出力■がＨＩＧ
Ｈになり、その結果ＮＯＲ回路２２４の出力■がＬＯＷ
、ＮＯＲ回路２２９の出力■がＬＯＷとなる。

つまり、出力■だけＨＩＧＨとなり、出力■。

出力■がＬＯＷとなる。同様に、出力Ｓ３．Ｓ６がＬＯ
Ｗ、出力ＳｌｌがＨＩＧＨの場合は、出力出力■だけＨ
ＩＧＨとなり、出力■、出力■がＬＯＷとなる。

同様に、出力Ｓ３．ＳｌｌがＬＯＷ、出力Ｓ６がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。

同様に、出力Ｓ６．ＳｉｔがＬＯＷ、出力Ｓ３がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。また、出力Ｓ３が単独でＬＯＷのと
きは、出力Ｓ６が単独でＬＯＷの時、出力■だけＬＯＷ
となり、出力Ｓ１１が単独でＬＯＷのとき、出力■だけ
ＬＯＷとなる。

つまり、アービタ１４は、優先順位が固定されており、
出力Ｓｌｌ＞Ｓ６＞５３のように規定されている。この
ように、出力■、■、■のいずれかの出力がＨＩＧＨに
なると、ＯＲ回路２３３の出力Ｓ１４もＨＩＧＨとなり
、ＣＬＫ信号の立ち下がりでインバータ２３６によりＤ
ＦＦ２３４が出力Ｓ１４をラッチしＱ出力となる出力Ｓ
１５がＨＩＧＨになる。反転Ｑ出力はＬＯＷとなり、こ
れがＤＦＦ２３５の反転Ｓ入力に接続されているため、
ＤＦＦ２３５の反転Ｑ出力となるＳ１６は直ちにＬＯＷ
となる。これにより、ＮＯＲ回路２２６の出力Ｓ７は出
力■と同じレベルになり、もし出力■がＨＩＧＨになっ
ている時は、出力Ｓ７もＨＩＧＨで、出力Ｓ６がＬＯＷ
になってもＮ。

Ｒ回路２２７の出力Ｓ８がＨＩＧＨにならないようにな
る。すなわち、出力■がＨＩＧＨになってＤＦＦ２３５
の反転Ｑ出力Ｓ１６がＬＯＷになると、出力Ｓ６がＬＯ
ＷになってもＮＯＲ回路２２４により出力■をＬＯＷに
することがない。これにより、安定したアクセスができ
る。同様に、ＮＯＲ回路２３１の出力Ｓ１３はＮＯＲ回
路２３０により、出力■、出力■の何れかがＨＩＧＨの
場合、ＨＩＧＨとなり、出力ＳｌｌがＬＯＷになっても
ＮＯＲ回路２３２の出力■がＨＩＧＨにならないように
なる。すなわち、出力■、出力■がＨＩＧＨになって０
ＦＦ２３５の反転Ｑ出力となる出力Ｓ１６がＬＯＷにな
ると、出力ＳｔｔがＬＯＷになってもＮＯＲ回路２２４
，２２９により出力■、出力■をＬＯＷにすることがな
い。このように、低い優先順位の実行サイクルが一旦開
始されると、この実行サイクルが終了するまでは高い優
先順位の入力で中断されることがない。ＪＫＦＦ２２３
の反転Ｑ出力となる出力Ｓ１１がＬＯＷで出力■がＨＩ
ＧＨになり、ＤＦＦ２３５の反転Ｑ出力となる出力Ｓ１
６がＬＯＷになり、実行サイクルが始まると、第３図（
ｂ）のインバータ２５４によりＬＪＢ出力もＬＯＷとな
る。ＬＪＢ出力には、メインＣＰＵ３３のアドレスバッ
ファ３５２のトライステート入力とデータバッファ３５
３のトライステート入力に接続されており、これにより
、バス４３のバス権はメインＣＰＵ３３にｌ屋られる。

メモリコントローラ１３はアドレスに従いデュアルポー
トメモリ１１．１２をアクセスし、データアクノリッジ
信号ＬＤＴＫＢをアービタ１４に返す。アービタ１４で
は第３図（Ｃ）に示したインバータ２７１．ＮＡＮＤ回
路２６９２７０を通してＪＤＴＡＫ信号として出力され
る。この信号はメインｃｐｕ３３に返り、メインｃｐＵ
３３はＪＡＳＢ信号をＨＩＧＨとしてサイクルは終了す
る。これにより、第３図（ａ）のＡＮＤ回路２２０の出
力ＳＩＯがＨＩＧＨになり、ＮＯＲ回路２３８の出力Ｓ
１７がＬＯＷとなり、ＤＦＦ２３４のＱ出力ｓｉｓがＬ
ＯＷ、反転ＱがＨＩＧＨとなる。

ここで、ＣＬＫ信号がＬＯＷからＨＩＧＨになると、Ｊ
ＫＦＦ２２３の反転Ｑ出力となる出力Ｓ１１がＨＩＧＨ
となり、ＮＯＲ回路２３２の出力■がＬＯＷ、第３図（
ｂ）に示すＡＮＤ回路２５９の出力ＬＪＡＳもＬＯＷと
なり、イメージバスのバス権はメインＣＰＵ３３から解
放される。ＣＬＫ信号の立ち上がりではＪＫＦＦ２２３
と同時にＤＦＦ２３５の反転Ｑ出力となる出力Ｓ１６も
ＨＩＧＨとなり、出力Ｓ３．Ｓ６．Ｓｌｌの各信号の調
整サイクルに入る。

ここで、出力Ｓ６のみまたは出力Ｓ３．Ｓ６がＬＯＷな
らば前述のようにサブＣＰＵ９がバス権を握り、メモリ
コントローラ１３のデータアクノリッジ信号ＬＤＴＫＢ
により同様にバスサイクルを終了させる。

一方、アービタ１４中には、第３図（ｂ）のＤＦＦ２５
１，２５２，２６１．２６２があり、メインｃｐＵ３３
とサブＣＰＵ９のアクセスが近接していた場合には、Ｌ
ＡＳＢ信号、ＬＤＴＫＢ信号が遅延時間等でメモリコン
トローラ１３や各ＣＰＵ９．３３に影響を与えないよう
に、ＤＦＦ２５１．２５２，２６１．２６２によりＬＪ
ＡＳ信号、ＬＫＡＳ信号が近接しないように分離してい
る。出力■がＬＯＷになりすぐ出力■がＨＩＧＨになっ
てもＬＫＡＳ信号は、ＤＦＦ２６１のＱ出力がＬＯＷに
なり、ＤＦＦ２６２の反転Ｑ出力がＨＩＧＨになり始め
てＬＫＡＳ信号がＨＩＧＨになる。ＬＪＡＳ信号も同様
である。なお、第３図（ｄ）〜（ｆ）に示したＬＡＳＢ
信号、ＬＵＤＳＢ信号、ＬＬＤＳＢ信号、ＬＲＷ信号、
ＬＣ３Ｂ信号の各信号と第３図（ｃ）に示したＪ　ＤＴ
ＡＫ信号、ＫＤＴＡＫ信号、ＪＢＥＲ信号、ＫＢＥＲ信
号の各信号は全てＬＪＡＳ信号、ＬＫＡＳ信号のいずれ
かが）（ＩＧＨになっていなければ有効にならない。こ
れにより、メインＣＰＵ３３とサブＣＰＵ９の単独のア
クセスのときは高速に、ま９ た近接したアクセスは安全に行うことができる。

ところで、イメージバス上のＤＭＡコントローラ１３か
らのバス権要求信号ＬＢＲＢ信号によりＪＫＦＦ２２１
の反転Ｑ出力となる出力ｓ３がＬＯＷになって出力■が
ＨＩＧＨとなった場合、第３図（ｂ）に示すようにＪＤ
ＴＡＫ信号、ＫＤＴＡＫ信号、ＪＢＥＲ信号、ＫＢＥＲ
信号の各信号は全てＬＪＡＳ信号とＬＫＡＳ信号のどち
らかがＨＩＧＨになっていなければ有効にならない。こ
れにより、メインＣＰＵ３３とサブＣＰＵ９の単独のア
クセスは高速にまたは近接したアクセスは安全に行うこ
とができる。

ところで、イメージバス上のＤＭＡコントローラ１３か
らのバス権要求となるＬＢＲＢ信号によりＪＫＦＦ２２
１の反転Ｑ出力となる出力Ｓ３がＬＯＷになって出力■
がＨＩＧＨとなった場合、第３図（ｂ）に示すように、
ＤＦＦ２３９の反転Ｑ出力がＣＬＫ信号の立ち上がりで
ＨＩＧＨとなり、ＮＡＮＤ回路２４２の出力となるＬＢ
ＧＢ信号がＬＯＷになる。これは、ＤＭＡコント・ロー
ラ１３にバス権がわたったことを示し、ＤＭＡコントロ
ーラ１３はＬＢＧＡＫＢ信号をＬＯＷとし、ＬＢＲＢ信
号をＨＩＧＨとする。これにより、インバータ２４１の
出力はＨＩＧＨとなり、ＪＫＦＦ２４０のＱ出力はＬＯ
Ｗとなる。これにより、ＬＢＧＢ信号はＨＩＧＨとなる
。ＤＭＡコントロラ１３はデータ転送を開始し、データ
転送を終了するまで、ＬＢＧＡＫ信号をＬＯＷに保持す
る。データ転送が終了し、ＬＢＧＡＫ信号をＨＩＧＨに
すると、第３図（ａ）に示したＡＮＤ回路２１６の出力
Ｓ２がＨＩＧＨとなり、ＮＯＲ回路２３Ｂの出力Ｓ１７
がＬＯＷとなり、ＤＦＦ２３４のＱ出力となる出力Ｓ１
５をＬＯＷとする。

ＣＬＫ信号の立ち上がりでＪＫＦＦ２２１の反転Ｑ出力
となる出力Ｓ３がＨＩＧＨとなり、同時にＤＦＦ２３５
の反転Ｑ出力となる出力３１ＢもＨＩＧＨとなり、出力
■がＬＯＷとなり、再びアビトレージョンサイクルに入
る。メインＣＰＵ３３のアクセスは通常のサイクルでは
ＪＡＳＢ信号がＬＯＷになっていることで示されるがメ
インＣＰＵ３３とサブＣＰＵ９のソフトウェアの同期の
ため、分割してはならない読み出しと書き込みサイクル
、いわゆるリードモディファイライトサイクルがある。

その際、メインＣＰＵ３３からＪＲＭ　ＣＢ　（３号が
ＬＯＷになることで、このサイクルであることを認知す
る。

このＪＲＭＣＢ信号は第３図（ａ）に示したＡＮＤゲー
トに人力されており、ＪＡＳＢ信号がＨＩＧＨになり、
通常のサイクルでは出力１０がＨＩＧＨになってサイク
ルを終了させるが、ＪＲＭＣＢ信号がＬＯＷの場合には
サイクルを終了させないようにしてリードモディファイ
ライトサイクルをサポートしている。一方、サブＣＰＵ
９側はＫＫＲＭＣＢ信号を持たず、以下のような処理を
サポートしている。

ＫＲＷ信号がＨＩＧＨ１すなわち読出しサイクルでＫＡ
ＳＢ信号がＬＯＷになり、その後ＫＵＤＳＢ信号または
ＫＬＤＳＢ信号がＬＯＷになり、デュアルポートメモリ
１１またはデュアルポートメモリ１２を読み出し、メモ
リコントローラ１３はＬＤＴＡＫＢ信号をＬＯＷにし、
アービタ１４からはＫＤＴＡＫ信号として出力される。

これにより、ＫＵＤＳＢ信号またはＫＬＤＳＢ信号がＨ
ＩＧＨとなり、ＫＡＳＢ信号がＬＯＷのままでＫＲＷ信
号がＬＯＷになり、再びＫＵＤＳＢ信号またはＫＬＤＳ
ＢがＨＩＧＨとなり、デュアルポートメモリ１１または
デュアルポートメモリ１２に書き込む。メモリコントロ
ーラ１３は再びＬＤＴＡＫＢ信号をＬＯＷとする。これ
により、今度はＫＡＳＢ信号も含めてＫＵＤＳＢ信号ま
たはＫＬＤＳＢ信号がＨＩＧＨとなり、サイクルが終了
する。

一方、メモリコントローラ１３は、サイクルを全てＬＡ
ＳＢ信号がＬＯＷの期間とし、メモリコントローラ１３
自体がリードモディファイライトサイクルをサポートし
てはいない。このため、０ＦＦ２４５〜２４７．ＪＫＦ
Ｆ２５０．ＮＡＮＤ回路２４８により、１回ＬＤＴＡＫ
Ｂ信号がＬＯＷになり、ＫＲＷ信号がＨＩＧＨからＬＯ
Ｗに切り換わると、ＬＫＡＳ信号が１回ＬＯＷ、すなわ
ちＬＡＳＢ信号が１回ＨＩＧＨに設定する。

ＬＤＴＡＫＢ信号がＬＯＷになると、第３図（ｅ）に示
したインバータ２７１のインバータ出力ＬＤＴがＨＩＧ
Ｈとなり、ＪＫＦＦ２５０のＱ出力がＨＩＧＨとなる。

ＫＲＷがＨＩＧ）（からＬＯＷになると、ＤＦＦ２４６
．２４７のＱ出力がＨＩＧＨで、ＤＦＦ２４５の反転Ｑ
出力がＨＩＧＨとなるため、ＣＬＫ信号の立ち上がりが
２回の間、ＬＫＡＳ信号がＬＯＷ、ＬＡＳＢ信号がＨＩ
ＧＨとなる。アービタ１４は、このように２ｆｉ！！類
のリードモディファイライトサイクルをサポートし、こ
の間イメージバスの権利を変更しない処理している。ま
た、ＬＡＳＢ信号は必ず２回ＬＯＷとなる。

アービタ１４はメインＣＰＵ３３とサブｃｐｕ９の割込
みハンドシェークもサポートしており、メインＣＰＵ３
３が第３図（ｇ）に示した信号ＪＤ１をＬＯＷとして信
号ＪＲＷ、ＪＣ３ＢをＬＯＷとすると、第３図（Ｃ）に
示し？、＝　Ｄ　Ｆ　Ｆ　２６３．２６４とＮＡＮＤ回
路２６５によりＣＬＫ信号の立ち上がりから次の立ち上
がりの間、ＪＪＢ信号がＬＯＷとなり、第３図（ｇ）の
ＯＲ回路３２１．３１５によりＪＩＱＡＣＫ信号がＬＯ
Ｗとなる。その結果、ＯＲ回路３３０の出力がＬＯＷと
なり、ＮＡＮＤ回路３３１の出力がＨＩＧＨとなり、Ｎ
ＡＮＤ回路３２９の出力となるＫＩＮＴＢ信号がＬＯＷ
となり、この信号がサブＣＰＵ９への割込み信号となる
。サブＣＰＵ９は第３図（ｇ）に示したＫＤＩ信号をＬ
ＯＷとしてＫＲＷ信号、ＫＣ３Ｂ信号をＬＯＷとすると
、第３図（Ｃ）に示したＤＦＦ２７５．２７６とＮ　Ａ
　Ｎ　Ｄ回路２７９によりＣＬＫ信号の立ち上がりから
次の立ち上がりの間、ＫＫＢ信号がＬＯＷとなり、第３
図（ｈ）のＯＲ回路３２６，３２２により、ＫＩＱＡＣ
Ｋ信号がＬＯＷとなる。この結果、ＯＲ回路３３２の出
力がＬＯＷとなり、ＮＡＮＤ回路３３３の出力がＨＩＧ
Ｈとなり、ＮＡＮＤ回路３３４の出力となるＪＩＮＴＢ
信号がＬＯＷとなり、このＪＩＮＴＢ信号がメインＣＰ
Ｕ３３への割込み信号となり、同時にＮＡＮＤ回路３２
９の出力となるＫＩＮＴＢｉｐ号をＨＩＧ）（に戻し、
割込み信号をクリアする。相手のＣＰＵに割込みをかけ
ず、自分の割込み信号のみをクリアするには、メインＣ
ＰＵ３３がＪＤＩ信号の代わりにＪＤ２信号をＬＯＷ、
サブｃｐｕ９はＫＤＩ信号の代わりにＫＤ２信号なＬＯ
Ｗとずれば、ＪＩＱＣＬＲ信号、ＫＩＱＣＬＲ信号がＬ
ＯＷとなり、割込みをクリアする。また、割込みを発生
させないように信号ＪＤ３．信号ＫＤ３をＬＯＷとして
、ＪＲＷ信号、ＪＣ５Ｂ信号をＬＯＷ、ＫＰＷ信号、Ｋ
ＣＳＢ信号をＬＯＷとすると、ＪＭＳＫＳＴ信号、ＫＭ
ＳＫＳＴ信号がＬＯＷとなり、５ＲＦＦ３２８．３３７
のＱ出力がＩ（ＩＧＨとなり、ＯＲ回路３３０．３３２
の出力がＬＯＷになることがなくなり、割込み信号が発
生しなくなる。ＪＤ４信号、ＫＤ４信号をＬＯＷとして
、ＪＲＷ信号、ＪＣ３Ｂ信号をＬＯＷとし、ＫＲＷ信号
、ＫＣＣ３Ｂ信号をＬＯＷとすれば、割込みを解除する
こともできる。また、メインｃｐｕ３３からはＪＤ５信
号、ＪＲＷ信号、ＪＣ３Ｂ信号なＬＯＷとすれば、ＫＲ
ＥＳＢ信号をＨＩＧＨにすることができ、これをサブＣ
ＰＵ９のリセット信号とすればメインｃｐｕ３３からサ
ブＣＰＵ９の起動を行うことができる。ＪＤ６信号、Ｊ
ＲＷ信号、ＪＣ３Ｂ信号をＬＯＷとすれば（第８図参照
）、再びサブＣＰｔＪ９のリセットを行うことができる
。

以下、デュアルポートメモリ１２を使用してＣＲＴデイ
スプレィ４にウィンドやカーソルを表示する場合を例と
してデータ転送処理について具体的に説明する。

デュアルポートメモリ１２は全ての領域を表示に使用す
るわけではなく、一部領域は完全な自由なＲＡＭとして
使用可能となっている。このデュアルポートメモリ１２
はメインＣＰＵ３３とサブＣＰＵ９の両方からアクセス
できるため通信用のバッファとして最適である。アービ
タ１４を使用して相手に割込みをかけ、そのときの命令
（コマンド）または応答の状態をこのデュアルポートメ
モリ１２の空き領域の通信バッファでやり取りを行う。

このシステムではカーソルの表示はサブＣＰＵ９で行い
、ウィンドの作成やウィンドの内容の書き換えはメイン
ｃｐＵ３３が行うようにしている。そのため、メインＣ
ＰＵ３３がＶＲ，ＡＭを使用する時は、通信バッファ内
にウィンド書き換えの要求命令とウィンドの座標を書い
てアービタ１４に対してＪ　Ｉ　ＱＡＣＫ信号の命令を
発行し、サブＣＰＩＪ９に割込みをかける。サブＣＰＬ
１９は割込み信号となるＫＩＮＴＢ信号により通信バッ
ファからウィンド書き換え要求命令を受は取り、ビジー
フラグをＯＮとする。次に、ウィンドの４隅の座標を受
は取り、カーソルを表示しているウィンドでクリッピン
グ演算を行う。その結果、カーソルとメインＣＰＵ３３
が書き換えようとしているウィンドに重なりがあるとき
は、サブＣＰＵ９はカーソルを消し、その部分にもとの
画像を戻しておく。そして、アービタ１４に対してＫＩ
ＱＡＣＫ信号を発行し、メインＣＰＵ３３に割込み信号
となるＪＩＮＴＢ信号を発生させる。メインｃｐＵ３３
は、このウィンド書き換えコマンドの応答の割込みを受
けてウィンドを書き換える。もし、カーソルとウィンド
とに重なりがないときはカーソルを消さずに、ＫＩＱＡ
ＣＫ信号を発行する。メインＣＰＵ３３がウィンド書き
換えを終了すると、通信バッファ内に純了書き換えコマ
ンド応答キ、ＪＩＱＡＣＫ信号をアービタ１４に対して
Ｊ　Ｉ　ＱＡＣＫ信号を発行して、サブＣＰＵ９に割込
み信号となるＫＩＮＴＢ信号を発生させる。

サブＣＰＵ９は、これにより、ビジーフラグをＯＦＦし
、アービタ１４にＫＩＱＡＣＫ信号を発行し、発生した
Ｊ　Ｉ　ＮＴＢ信号の割込みを、メインＣＰＵは終了コ
マンドに対する応答として受は取る。サブＣＰＵ９は割
込み処理だけでなく、別ルチンでカーソル位置を行って
おり、インタフェース１０で発生するタイマ割込み毎に
ポインティングデバイスの座標値を読み取り、前回と差
があると、その座標値を保存し、先の割込みルーチンで
０Ｎ１０ＦＦするビジーフラグをみて、ＯＮならば書き
換えウィンドをカーソルウィンドでクリッピングし、も
し重なりがある時はカーソル表示せず、重なりがない時
と、ビジーフラグがＯＦＦのときはカーソルを表示する
。カーソル表示とは、カーソルウィンド内の画像を退避
し、矢印等のカーソルを表示し、別の場所にカーソルを
移動する時は、退避した画像を戻し、移動しに位置で再
び画像を退避して行う。

次に、第９図（ａ）〜（Ｃ）を参照しながらこの発明に
係る情報ＩＡ理装置におけるカーソル／ウィンド処理動
作について説明する。

第９図（ａ）〜（Ｃ）はこの発明に係る情報処理装置に
おりるカーソル／ウィンｌ理手順の一例を説明するフロ
ーチャートである。なお、（１）〜（９）　、　　（１
１１〜（１９）、　　（２１）〜（２６）は各ステップ
を示す。以下、同図（ａ）の処理から順次説明する。

サブＣＰＵ９はタイマ割込み処理が発生すると（１）、
ポインティングデバイス６からの座標値を読み取り（２
）、前回の座標値とに差があるかどうかを判断しく３）
、Ｎｏならばステップ（１）に戻り、ＹＥＳならば現在
の座標値を保存する（４）。

次いで、ビジーフラグがＯＮかどうかを判断しく５）、
Ｎｏならばステップ（９）以降に進み、ＹＥＳならば書
換えウィンドの４隅の座標を受は取る（６）。次いで、
カーソルウィンドでクリッピングしく７）、重なりがあ
るかどうかを判断しく８）　、ＹＥＳならばステップ（
１）に戻り、Ｎｏならばカソルを表示しく９）、ステッ
プ（１）に戻る。

一方、通信割込みプロセスは、同図（ｂ）に示すように
、ウィンド書換え要求が発生しているかどうかを判断し
く１１）、ＹＥＳならばビジーフラグをＯＮ　Ｌ、　（
１２）、書換えウィンドの４隅の座標を受は取る（１３
）。次いで、カーソルウィンドでクリッピングしく１４
）、重なりがあるかどうかを判断しく１５）、Ｎｏなら
ばステップ（１７）以降に進み、ＹＥＳならばカーソル
を消去しく工６）、応答コマンドを発行しく１７）、処
理を終了する。

方、ステップ（１１）の判断において、ＮＯの場合はビ
ジーフラグをＯＦ　Ｆ　Ｌ　（１８）、応答コマンドを
発行しく１９）、処理を終了する。

方、メインＣＰＵ３３は、同図（ｅ）に示すように、書
換えウィンドの４隅の座標を通信バッファに送り（２１
）、ウィンド書換え要求コマンドを発行しく２２）、サ
ブＣＰＵ９等からのコマンド応答が発生するのを待機し
く２３）、応答がなされたら、ウィンドを書き換え（２
４）、ウィンド書換えを終了するコマンドを発行する（
２５）。次いで、サブＣＰＵ９等からのコマンド応答が
発生するのを待機しく２６）、処理を終了する。

次に、第１０図（ａ）、（ｂ）を参照しながらサブＣＰ
ＩＪ９とメインＣＰＵ３３によるドラッギング処理につ
いて説明する。

第１０図（ａ）、（ｂ）はこの発明に係る情報処理装置
に係るサブＣＰＵ９とメインＣＰＵ３３によるドラッギ
ング処理手順の一例を説明するフローチャートである。

なお、（１）〜（１８）、　　（２１）〜（２９）は各
ステップを示す。

サブＣＰＵ９は、カーソル位置を通信バッファに送り（
１）、左キーＯＮを示す割込みを発行しく２）、コマン
ド応答を待機する（３）。

次いで、ドラッギング命、令かどうかを判断し（４）、
Ｎｏならば別処理を行い、ＹＥＳならばウィンド枠サイ
ズ位置を受は取り（５）、矢印カーソルをＯＦＦしく６
）、ウィンド枠の反転表示を行う（７）。次いで、タイ
マ割込みが発生するの待機しく８）、割込みがかかった
らポインティングデバイス６の座標値を読み取り（９）
、前回の座標値と差があるかどうかを判断しく１０）、
Ｎｏならばステップ（８〉　に戻り、ＹＥＳならば座標
値を保存しく１１）、ウィンド枠位置変更する（１２）
。次いで、ウィンド枠を表示しく１３）、キーＯＦＦ状
態かどうかを判断しく１４）、Ｎｏならばステップ（８
）に戻り、ＹＥＳならばウィンド枠サイズ位置を転送し
く１５）、左キーＯＦＦを示す割込みを発行しく１６）
、コマンド応答が発生するのを待機する（１７〉。次い
で、コマンド応答を発行しく１８）、処理を終了する。

一方、メインｃｐｕ３３は第１０図（ｂ）に示すように
、上記ステップ（２〉　で割込みが発行されると、カー
ソル位置のウィンドを調べ（２１）、ドラッギング領域
かどうかを判断しく２２）、ウィンド枠サイズ、位置等
を通信バッファに送り（２３）、ドラッギングコマンド
を発行する（２４）。次いで、コマンド応答があったか
どうかを判断しく２５）、ＹＥＳならばウィンド枠サイ
ズ、位置を受は取る（２６）。

次いで、ウィンドを書き換え（２７）、ウィンド書換え
終了コマンドを発行する（２８）。次いで、コマンド応
答がなされるのを待機しく２９）、コマンド応答がなさ
れたら、処理を終了する。

次に、第１１図（ａ）、（ｂ）を参照しながらこの発明
にかかる情報処理装置にかかるポツプアップメニュー表
示処理動作について説明する。

第１１図（ａ）、（ｂ）はこの発明にかかる情報処理装
置にかかるポツプアップメニュー表示処理手順の一例を
説明するフローチャートである。

なお、（１）〜（２９）、　　（３１）〜（４８）は各
ステ・ンブを示す。

先ず、サブＣＰＵ９は、カーソル位置を通信バッファは
送り（１）、右キーＯＮを示す割込みを発行する（２）
。次いで、コマンド応答がなされるのを待機しく３）、
ＹＥＳならばポツプアップメニュー命令かどうかを判断
しく４）、ＹＥＳならばポツプアップウィンド列を読み
出しく５）、矢印カーソルをＯＦＦする（６）。次いで
、応答コマンドを発行しく７）、コマンド応答がなされ
るのを待機しく８）、ＹＥＳならば矢印カーソルをＯＮ
　１／　（９）、右キーＯＦＦかどうかを判断しく１０
）、ＹＥＳならばステップ（２４）以降に進み、矢印カ
ーソルをＯＦＦし、セレクト領域かどうかを判断しく２
５）、ＹＥＳならば右キーを０ＦＦＬ、実行割込みを発
行する（２６）。次いで、コマンド応答がなされるのを
待機しく２８）、ＹＥＳならば矢印カーソルを０ＮＬ（
２９）、処理を終了する。

一方、ステップ（２５）の判断でＮｏの場合は、右キー
をＯＦＦし、不実行割込みを発行しく２７）、ステップ
（２８）に進む。

方、ステップ（ｌＯ）の判断で、ＮＯの場合はタイマ割
込みがかかるのを待機しく１１）、ＹＥＳならばポイン
ティングデバイス座標値を読み取り（１２）、前回の座
標値と差があるかどうかを判断しく１３）、Ｎｏならば
ステップ（１０）に戻り、ＹＥＳならば座標値を保存し
く１４）、カーソルを表示する（１５）。

次いで、セレクト領域かどうかを判断しく１６）、ＹＥ
Ｓならばステップ（１９）以降に進み、ＮＯならばサブ
ウィンド作成領域かどうかを判断しく１７）、Ｎｏなら
ばステップ（１０）に戻り、ＹＥＳならばサブウィンド
を割り込ませ（１８）、ステップ（３）に戻る。

方、ステップ（ｌｌｉ）の判断で、ＹＥＳの場合は別メ
ニューかどうかを判断しく１９）、Ｎｏならばステップ
（１０）に戻り、ＹＥＳならば矢印カーソルをＯＦ　Ｆ
　シ（２０）、セレクト変更割込みを発行しく２１）、
コマンド応答を待機しく２２）、ＹＥＳならば矢印カー
ソルをＯＮ　Ｌ／　（２３）、ステップ（１０）に戻る
。

一方、メインＣＰＵ３３は、第１１図（ｂ）に示すよう
に、カーソル位置のウィンドを調べ（３１）、ウィンド
があるかどうかを判断しく３２）、ＮＯならば別処理を
実行し、ポツプウィンド列を作威しく３３）、ＹＥＳな
らばボツブアツプメニューコマント１を発行しく３４）
、コマンド応答を待機する（３５）。ＹＥＳならばポツ
プアップウィンドを作成しく３６）、ポツプアップメニ
ューコマンド２を発行する（３７）。次いで、セレクト
変更割込みがかかるのを待機しく３８）、Ｎｏならばス
テップ（４１）以降に進み、ＹＥＳならば色変更を実行
しく３９）、応答コマンドを発行しく４０）、ステップ
（３８）に戻る。

方、ステップ（３８）の判断でＮｏの場合は、サブウィ
ンド割込みが発生したかどうかを判断しく４１）、ＹＥ
Ｓならばステップ（３３）に戻り、Ｎｏならば右キーＯ
ＦＦを示す実行割込みかどうかを判断しく４２）、ＹＥ
Ｓならばポツプアップウィンドを消去しく４４）、応答
コマンドを発行しく４５）、コマンドを実行しく４６）
、処理を終了する。

方、ステップ（４２）の判断で、Ｎｏの場合は右キーＯ
ＦＦを示す不実行割込みかどうかを判断しく４３〉、Ｎ
ｏならば別処理に移行し、ＹＥＳならばポツプアップウ
ィンドを消去しく４７）、応答コマンドを発行しく４８
）、処理を終了する。

次に、５Ｃ３Ｉコントローラ３とデュアルボトメモリ１
１のシリアルインタフェース１０の処理動作について説
明する。

デュアルポートメモリ１１はプリンタ２．スキャナ１用
のためＣＲＴデイスプレィ４用のデュアルポートメモリ
１２に比べ格段に容量が大きくなっており、Ａ４サイズ
１枚を出力するために１インチ当たり４００ドツトのビ
クセルサイズで出力すると、約２Ｍバイトの容量が必要
となる。このため、現状では１Ｍビットのチップを用い
て１６個のデュアルポートメモリが必要となる。２５６
にバイト×４構成でバス幅を１６ビツトとすれば同時に
アクセスすることのない４個のメモリブロックで構成さ
れる。このため、Ｂ４サイズだと６個、Ａ３サイズだと
８個のメモリブロックが必要となる。プリンタに出力す
る際、５ｃｓｒコントローラ３が先ず、データ要求をシ
リアルインタフェース１０に対して行う。シリアルイン
タフニス１０はまだデータがないためメモリコントロー
ラ１３に読出し転送サイクルをするように要求する。メ
モリコントローラ１３はメモリリフレッシ　８ ュ、ＣＰＵアクセス等の間で読出し転送サイクルを行い
、応答信号をシリアルインタフェース１０に返信する。

デュアルポートメモリ１１のシリアルボートにはデータ
が既に存在しているため、シリアルインタフェース１ｏ
はシリアルクロックとデータイネーブル信号を出力し、
デュアルポートメモリ１１のシリアルボートからデータ
を読み出して蓄える。読み出したデータは１６ビツトの
ため、５ＣＳＩコントローラ３８には８ビツトずつデー
タを分割して転送する。このようにしてデータを読み出
していくと同時に、いくつ読み出したかをシリアルイン
タフェース１０はカウントしていてデュアルポートメモ
リ１１のシリアルボートのデータをすべて読み出したと
同時に、メモリコントローラ１３に対して次のアドレス
のデータをシリアルボートに転送するように読み出し転
送サイクル要求を行う。メモリコントローラ１３はシリ
アルバッファの数だけずらしてデュアルポートメモリ１
１に対し読み出し転送サイクルを行う。

もし、１つのメモリブロックの範囲を越えれば次９ のメモリブロックに対して読み出し転送サイクルを行う
。また、スキャナ１からデータを書き込む際は、先ず、
５Ｃ３Ｉコントローラ３．シリアルインタフェース１０
　デュアルポートメモリ１１とデータが流れるが、何も
しないと最初の１ライン目のバッファへの書き込みは読
み出しモードか書き込みモードか分からないため、すべ
ての書き込みの前にメモリブロック毎に擬似書込み転送
サイクルをメモリコントローラ１３が行う。これは、ロ
ーアドレスストローブ信号（ＲＡＳ信号）の立ち下がり
で書込みイネーブル信号（ＷＥ信号）をＬＯＷ、ＤＴ倍
信号ＳＥ信号をＨＩＧＨにして行う。通常の書込み転送
サイクルはＳＥ信号はＬＯＷに設定する。また、読み出
し転送サイクルでは、ローアドレスストローブ信号（Ｒ
ＡＳ信号）をＬＯＷ、書込みイネーブル信号（ＷＥ信号
）をＬＯＷ、ＤＴ倍信号ＬＯＷとする。こうして、デュ
アルポートメモリ１１の準備ができてからデータ転送を
行い、シリアルボートのバッファがいっばいになったこ
とをシリアルバッファス１０がカウントしていてメモリ
コントローラ１３に通常の書込み転送サイクルを要求す
る。メモリコントローラ１３は書込み転送サイクルを行
い、その後、次の書込み転送サイクルのアドレスを決め
、もしメモリブロックの範囲を越えていれば次のメモリ
ブロックを先にイネーブルにしておく。こうして、複数
のメモリブロックに画像ブタが読み込まれる。

次に、第１図に示した画像圧縮伸張デバイス１５の動作
について説明する。

メモリコントローラ１３は一方がメモリコントローラ１
３に接続され、他方がバス幅調整デバイス１６に接続さ
れている。

メモリコントローラ１３は、画像ピッチ、主走査数、副
走査数、左オフセット、転送開始アドレス、転送方向を
決定するレジスタを有し、メモリに対し主走査方向に１
ワードずつ順次データを読み書きしていく。画像はビッ
トイメージのため左端と右端では不必要なデータが発生
する場合がある。デュアルポートメモリ１１への書込み
ではうイトバービットの機能を用いてＲＡＳ信号の立ち
下がり時にマスクすべきデータビットをＬＯＷにするこ
とで行う。左端のマスクデータは左オフセットレジスタ
で決定するが、右端のマスクデータは左オフセットレジ
スタと主走査数レジスタより合成する。画像の読書きが
右端に到達すると、自動的に次のラインの左端になるよ
うにする。また、デュアルポートメモリ１１に対するア
ドレス系を８ビツトデータ毎に２系統もっており、偶数
バイトのアドレスは転送アドレスが奇数の時、奇数バイ
トのアドレスより「１」多くなるようになっており、ま
た、その際、データも奇数バイトと偶数バイトが反転す
るようになっていて転送開始アドレスやピッチが奇数バ
イトであっても１回の転送で１ワード１６ビツトのデー
タを転送できるようになっている。このように、画像圧
縮伸張デバイス１５がメモリコントローラ１３とデータ
をやり取りするが画像圧縮伸張デバイス１５内には主走
査数、副走査数、左オフセット数、圧縮または伸張を決
めるコマンドのレジスタ等がある。こうして、圧縮した
データはバス幅調整デバイス１６に渡し、１６ビツトデ
ータを３２ビツトデータにしてＤＭＡコントローラ付き
のメモリコントローラ３２のＤＭＡＩＡ理でＤＲＡＭ３
ｉに圧縮ブタを転送し、伸張の場合は逆方向でデュアル
ポートメモリ１１に展開された画像データが書き込まれ
る。また、デュアルポートメモリ１１として演算機能付
きのものを使用すれば、ＲＡＳ信号の立ち下がり時にカ
ラムアドレスストローブ信号（ＣＡＳ信号）、ＷＥ正信
号ＬＯＷとし、演算モトをアドレス線で設定すれば、書
き込まれたデータニ対し、ＡＮＤ、ＯＲ，ＥＸＣＬＵＳ
ｒＶＥＯＲ等の演算処理を行うことが可能となっている
。

〔発明の効果〕

以上説明したように、この発明は各バスマスタからのバ
ス権要求発生の近接状態に基づいて各バスマスタへのバ
ス権を所定時間遅延しながら切り換え調整する調整手段
を設けたので、バスマスタの単独アクセスを高速化でき
るとともに、近接したアクセスを安全に実行できる。従
って、複数のバスマスタによるメモリアクセス処理効率
を格段に向上できる優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図、第２図は、第１図に示
したサブＣＰＬＩのアドレス線の最上位ビットの反転処
理の一例を示す回路ブロック図、第３図（ａ）〜（ｈ）
は、第１図に示したアービタの構成を説明する詳細ブロ
ック図、第４図は、第１図に示したアービタの周辺回路
構成を説明するブロック図、第５図、第６図は、第１図
に示したサブｃｐｕの立ち上げ処理手順の一例を説明す
るフローチャート、第７図はバス幅調整デバイスとＤＭ
Ａｌ１０デバイスとの接続関係を説明するブロック図、
第８図は、第３図（ａ）〜（ｈ）の動作を説明するタイ
ミングチャート、第９図（ａ）〜（Ｃ）はこの発明に係
る情報処理装置におけるカーソル／ウィンド処理手順の
一例を説明するフローチャート、第１０図（ａ）、（ｂ
）　４ はこの発明に係る情報処理装置におけるサブＣＰＵとメ
インＣＰＵによるドラッギング処理手順の一例を説明す
るフローチャート、第１１図（ａ）、（ｂ）はこの発明
に係る情報処理装置におけるポツプアップメニュー表示
処理手順の一例を説明するフローチャートである。 図中、９はサブＣＰＵ、１３はメモリコントローラ、１
４はアービタ、１６　３７．４０はバス幅調整デバイス
、３１はＤＲＡＭ、３２はＤＭＡＣ１３３はメインｃｐ
ｕ１３ＢはＳＣＳ　Ｉインタフェースである。 （ａ） 第 図 （ｂ） 一ス （Ｃ） メインＣＰＵ ウィンドウ　書換えプロセス （ａ） 第 ０ 図 （ｂ）

Claims (1)

【特許請求の範囲】
1. システムバス上にＣＰＵとダイレクトメモリアクセスコ
   ントローラが接続され、ダイレクトメモリアクセスコン
   トローラおよび前記ＣＰＵからの前記システムバスに対
   するバス権要求をアービタが調停しながら前記ダイレク
   トメモリアクセスコントローラによる各ダイレクトメモ
   リアクセスデバイスとのダイレクトメモリアクセスまた
   はＣＰＵによる各ダイレクトメモリアクセスデバイス間
   のアクセスを実行可能な情報処理装置において、各バス
   マスタからのバス権要求発生の近接状態に基づいて各バ
   スマスタへのバス権を所定時間遅延しながら切り換え調
   整する調整手段を具備したことを特徴とする情報処理装
   置。