JPH03180958A

JPH03180958A - 情報処理装置

Info

Publication number: JPH03180958A
Application number: JP31884289A
Authority: JP
Inventors: Izuru Haruhara; 春原　出; Masao Tokokuni; 雅夫常国; Atsuyuki Seki; 敬幸関; Katsunori Kato; 勝則加藤; Yasuhisa Mobara; 泰久茂原; Fumio Kon; 昆　文夫; Noboru Yokoyama; 登横山; Hiroshi Hosokawa; 博司細川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-12-11
Filing date: 1989-12-11
Publication date: 1991-08-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、システムバスに接続されたＣＰＵとダイレ
クトメモリアクセスコントローラとのバス権を調整しな
がら各デバイスのデータ処理を実行する情報処理装置に
関するものである。

〔従来の技術〕

従来、この種の装置においてＤＭＡ制御を行う場合には
、データ、アドレスの各バスをＣＰＵとＤＭＡ転送用ハ
ードウェアが共有して使用するため、そのバス権の調整
が必要となり、大別して下記（１）　、　（２）の転送
方式が採用されている。

（１）ＣＰＵがバスをアクセスしていない時を利用して
転送を行う方式（サイクル・スチール方式）。

（２）ＤＭＡ制御回路が優先となり、ＣＰＵを止めて転
送を行う方式。

このうち、（２）の方式は、さらに細分化すると、転送
データを１バイト毎にＣＰＵに制御を返す方式（バイト
・モード）、Ｉ１０装置からデータ要求がある間ＤＭＡ
制御側が権利を持ち続ける方式（連続モード）、さらに
、必要なバイト数の転送が終了するまでＤＭＡ側が権利
を持つ方式（バーストモード）等に分かれる。

（発明が解決しようとする課題〕ところで、この種の装置で採用されるＣＰＵファ主りの
中にはＴＡＳ命令のリートモディファイライトサイクル
のように、１つのバスサイクル中に読み出しモードと書
込みモードがあるような場合、このバスサイクルをサポ
ートするようにメモリコントローラを設計する必要があ
り、メモリ回路構成が複雑化してバスアクセス制御が難
しくなるという問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、リードモディファイトライトモド中または出力バ
スからの応答が存在し、かつ入力バスで読出しと書込み
のモート切換え時に出力のバスサイクルを一時中断する
ことにより、資源となるメモリアクセスコントローラに
よるバスサイクル設計制限を大幅に緩和できる情報処理
装置を得ることを目的とする。

〔課題を解決するための手段）この発明に係る情報処理装置は、リードモディファイド
ライトモード中または出力バスからの応答か存在し、か
つ人力バスで読出しと書込みのモト切換え時に出力のバ
スサイクルを一時中断しなからハスサイクルを再開する
バスサイクル制御手段を設けたものである。

〔作用〕

この発明においては、バスサイクル制御手段はリードモ
ディファイドライトモード中または出力バスからの応答
か存在し、かつ人力バスで読出しと書込みのモード切換
え時に出力のバスサイクルを一時中断しなからハスサイ
クルを再開し、資源となるメモリコントローラは通常の
ハスサイクルで各デバイスとのデータ処理を可能とする
。

〔実施例〕

第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図であり、１はスキャナで
、静止画像を人力する。２はプリンタで、印刷結果を出
力する。３は５ｃｓｒコントローラで、スキャナ１およ
びプリンタ２とのデータの入出力を行う。４は高精細型
のＣＲＴデイスプレィ、５はインタフェース、６はポイ
ンティングデバイスで、２キーを指示して座標情報、ア
イコン指示等を行う。７はインタフェース（Ｉ／Ｆ）て
、ポインティングデバイス６からの座標情報等を処理す
る。８はメモリ（スタティックＲＡＭ）で、サブＣＰＵ
９のプログラムデータを格納する。１０はデュアルポー
トメモリ（デュアルポートＲＡＭ）１１のシリアルボー
ト側でデータの入出力を行うシリアルインタフェースで
、ポインティングデバイス６の状態を定期的に参照する
ためのタイマを内蔵している。１１はランダムホトとシ
リアルボートを有するスキャナ、プリンタ用のデュアル
ポートメモリ、１２は前記ＣＲＴデイスプレィ４用のデ
ュアルポートメモリ、１３はメモリコントローラで、デ
ュアルポートメモリ１１．１２のリフレッシュ、シリア
ル読出し、シリアル書込み、疑似書込み転送タイ主ング
、ＣＰＵアクセスおよび二次元ＤＭＡを行う。１４はア
ービタ（調停器）て、サブＣＰＵ９．メインｃｐＵ３３
．ＤＭＡコントローラ（ＤＭＡＣ）　１３のバス権の調
整を制御するとともに、サブＣＰＵ９、メインＣＰＵ３
３の割込みハントシェークを行う。１５は画像圧縮伸張
デバイスで、イメージデータを圧縮・伸張する。１６は
バス幅調整デバイスで、画像圧縮伸張デバイス１５の圧
縮コードをバス４４のバス幅に合せてデータを人出力す
る。１７はデバイスで、イメージデータをＸＹ変換する
。１８はデバイスで、イメージデータの間引・補間を処
理する。１９〜２１はバッファで、バスを駆動する。

２２はＦＲＯＭで、電源ＯＮ時のブートプログラムや割
込みベクタを格納する。２３は立上げ時に使用するスタ
ティックＲＡＭ、２４はデバイスで、時間を管理したり
システムの管理情報を電源ＯＦＦ時も記憶している。２
５はカウンタで、プロセスの切換えや時間測定を行う。

２６は割込みコントローラで、割込みが発生したときに
ベクタを出力する。２７はインタフェースで、シリアル
通信をサポートする。２８は公衆回線に接続されるモデ
ム、２９はインタフェースで、キーボード３０からのキ
ー人力をインタフェースする。３１はダイナミックＲＡ
Ｍ　（ＤＲＡＭ）で、システム側のプログラムデータを
格納する。３２はメモリコントローラ（ＤＭＡコントロ
ーラ）で、ＤＲＡＭ３１のリフレッシュおよびメモリと
の各デバイスとＤＭＡをコントロールする。３３はメイ
ンＣｐｕ、　３４はデバイスで、アドレスデコード、割
込みコントロール、各制御線のコントロールを行う。３
５は各種書体のフォントや仮名漢字変換の辞書等を内蔵
したボート、３６はインタフェースて、ＩＥＥＥ８０２
．３の１０８ＡＳＥ５　（いわゆるＥＴＨＲＮＥＴ）を
サポートする。３７はこの発明に係るバス幅調整手段を
構成するデバイスで、８ビツト入出力のＳＣ３Ｉコント
ローラ（ＳＣ３Ｉコントローラ）３Ｂ（ダイレクトメモ
リアクセスデバイスを構成する）と３２ビツトデ一タ幅
のデータバス４５とのインタフェースを行う。

３９は５ＣＳＩＩ／Ｆ付きのハードディスク、４０はバ
ス幅調整デバイス、４１インタフエースデバイスで、フ
ロッピーディスクコントローラとハス４５とのインタフ
ェースを行う。４２は３゜５インチのフロッピーディス
クドライブ、４３は１６ビツトのデータ幅を有するバス
、４４．４５は３２ビツトのデータ幅を有するバス、４
６は１６ビツトのデータ幅を有するハス、４７は前記サ
ブＣＰＵ９のみからアクセスできる１６ビツトのデータ
幅を有するバスであり、このアドレス線の最上位ビット
の極性をサブＣＰＵ９から出るアドレス線の極性に対し
て反転させることができるように構成されている。この
ように構成された情報処理装置において、バスサイクル
制御手段を構成するアービタ１４は後述するようにリー
ドモディファイドライトモート中または出力ハス（例え
ばイメージバス４３）からの応答が存在し、かつ人力バ
スて読出しと書込みのモード切換え時に出力のバスサイ
クルを一時中断しながらバスサイクルを再開し、資源と
なるメモリコントローラ（この実施例ではＤＭＡＣ１３
）は通常のバスサイクルて各デバイスとのデータ処理を
可能とする。

第２図は、第１図に示したサブＣＰＵ９のアドレス線の
最上位ビットの極性反転ＩＡ理の一例を示す回路ブロッ
ク図であり、１０２はＳＲフリップフロップで、人力さ
れる最上位ビット反転信号に基づいて排他的論理和ゲー
ト（ＥＸ−ＯＲ回路）１０１にＱ出力を送出する。

第３図（、）〜（ｈ）は、第１図に示したアービタ１４
の構成を説明する詳細ブロック図であり、同図中の同一
符号は同一部分を示し、■〜■はその接続先を示す。

これらの図において、２０１〜２０５はＥＸ−ＯＲ回路
、２０６はインバータ、２０７〜２１１はＥＸ−ＯＲ回
路、２１２はインバータ、２１３．２１４はＮＡＮＤ回
路、２１５はインバータ、２１６はＡＮＤ回路、２１７
はＮＡＮＤ回路、２１８はＡＮＤ回路、２１９はＮＡＮ
Ｄ回路、２２０はＡＮＤ回路、２２１〜２２３はリセッ
ト端子付＠ＪＫフィリップフロップ（ＪＫＦＦ）、２２
４はＮＯＲ回路、２２５はインペラ、２２６．２２７は
ＮＯＲ回路、２２８はインバータ、２２９〜２３２はＮ
ＯＲ回路、２３３はＯＲ回路、２３４，２３５はＤフリ
ップフロップ（ＤＦＦ）、２３６，２３７はインバータ
、２３ＢはＮＯＲ回路、２３９はＤＦＦ、２４０はＪＫ
ＦＦ、２４１はインバータ、２４２はＮＡＮＤ回路、２
４３はＡＮＤ回路、２４４はインバータ、２４５〜２４
７はＤＦＦ、２４８はＮＡＮＤ回路、２４９はＡＮＤ回
路、２５０はＪＫＦＦ、２５１．２５２はＤＦＦ、２５
３はＡＮＤ回路、２５４はインバータ、２５５〜２５７
はＤＦＦ、２５８はＮＡＮＤ回路、２５９はＡＮＤ回路
、２６０はＪＫＦＦ、２６１．２６２はＤＦＦ、２６３
．２６４はＤＦＦ、２６５〜２６７はＮＡＮＤ回路、２
６８はインバータ、２６９．２７０はＮＡＮＤ回路、２
７１はインバータ、２７２２７３はＮＡＮＤ回路、２７
４はインバータ、２７５．２７６はＤＦＦ、２７７〜２
７９はＮＡＮＤ回路、２８０はインバータ、２８１．２
８２はＡＮＤ回路、２８３はＮＯＲ回路、２８４は３ス
テートバッファ、２８５はインバータ、２８６はＮＯＲ
回路、２８６はＮＯＲ回路、２８７はインバータ、２８
８はＮＯＲ回路、２８９はインバタ、２９０．２９１は
ＮＯＲ回路、２９２は３ステートバツフア、２９３はイ
ンバータ、２９４はＮＯＲ回路、２９５はインバータ、
２９６はＮＯＲ回路、２９７はインバータ、２９８はＮ
ＯＲ回路、２９９はインバータ、３００はＮＯＲ回路、
３０１はインバータ、３０２はＮＯＲ回路、３０３はＮ
ＯＲ回路、３０４は３ステートバツフア、３０５．３０
６はインバータ、３０７〜３１０はＮＯＲ回路、３１１
はＡＮＤ回路、３１２゜３１３はＮＯＲ回路、３１４は
３ステートバツフア、３１５〜３２６はＯＲ回路、３２
７はＡＮＤ回路、３２８は５ＲＦＦ、３２９はＮＡＮＤ
ＡＮＤ回路０はＯＲ回路、３３１はＮＡＮＤＡＮＤ回路
２はＯＲ回路、３３３．３３４はＮＡＮＤＡＮＤ回路５
，３３６はＡＮＤ回路、３３７．３３８は５ＲＦＦであ
る。

第４図は、第１図に示したアービタ１４の周辺回路構成
を説明するブロック図であり、３５０は３ステートバツ
フア、３５１は３ステートパストランシーバ、３５２は
３ステートバツフア、３５３は３ステートパストランシ
ーバである。

次に、第５図、第６図を参照しながら第１図にボしたサ
ブＣＰＵ９等の立ち上げ処理動作について説明する。

第５図、第６図は、第１図に示したサブＣＰＵ９の立ち
上げ処理手順の一例を説明するフローチャートである。

なお、（１）〜（９）　、　　（１１）〜（２５）は各
ステップを示す。

電源が投入されると、先ずメインｃｐｕ３３が立ち上が
り、ＦＲＯＭ２２からリセット時のスタックポインタと
プログラムカウンタの値を人力し、立ち上げ処理を行う
。

この際、サブＣＰＵ９が行うことは、ボンディングデハ
イス６からの信号を基にデュアルポートＲＡＭ１１にカ
ーソルを表示すること、ＳＣＳ　Ｉコントローラ３を制
御してスキャナ１．プリンタ２と画像信号の転送を行う
こと、アービタ１４を介してメインＣＰＵ３３と割込み
ハンドシェークを行うこと等であるが、先ずステップ（
１）において、プログラムが全部台まれたサイズを調べ
、転送ワード数を設定する。次いで、デュアルポートメ
モリ１２のメインＣＰＵ３３からみたときの転送開始ア
ドレスをセットする（２）。

次いで、ＦＲＯＭ２２またはＤＲＡＭ３Ｔからプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（３）。続いて、データの値をあるレジスタまたはメ
モリに加算するデータサムを行い（４）、転送が終了し
たかどうかを、すなわち転送数が残り「Ｏ」かどうかを
判断しく５）、ＮＯならばステップ（３）に戻り、ＹＥ
Ｓならば加算されたデータの値（チエツクサム）を転送
する（６）。

次いで、アービタ１４にＪＳＴＡＲＴ信号を与え、今ま
でリセット信号がかかっていたサブＣＰＵ９がスタート
する（７）。

次いで、サブＣＰＵ９は、デュアルポートメモリ１２か
らスタックポインタとプログラムカウンタを人力し、以
下、第６図に示すフローに従っ３て、デュアルポートメモリ１２にロードされているプロ
グラムをスタティックＲＡＭ　（ＳＲＡＭ＞８にロード
し、サブＣＰＵ９の割込みベクタがスタティックＲＡＭ
８に切り換わるようにアドレスの最上位ビットを反転す
る。

次いて、ＡＣＫ割込みが発生するのを待機しく８）、割
込みがかかったら、１８Ｍレジスタに割込み応答コマン
ドＪ　Ｉ　ＱＡＣＫを書き込み（９）、処理を終了し、
サブＣＰＵ９による処理に移る。

プログラムが全部台まれたサイズを調べ、転送ワード数
を設定する（１１）。次いで、デュアルホトメモリ１２
のメインＣＰＵ３３からみたときの転送開始アドレスを
セットする（１２）。

次いで、ＦＲＯＭ２２またはＤＲＡＭ３１からプログラ
ム等を含むデータをデュアルポートメモリ１２に転送す
る（１３）。続いて、データの値をあるレジスタまたは
メモリに加算するデータサムを行い（１４）、転送が終
了したかどうかを、すなわち転送数が残り「０」かどう
かを判断しく１５）、ＮＯならばステップ（１３）に戻
り、ＹＥＳならばチェックサムかＯＫかどうかを判断し
く１６）、ＮＯならばステップ（２３）以降に進み、Ｙ
ＥＳならば反転レジスタにデータ書き込みを行い（↓７
）、ＳＲＡＭ８のチエツクサムがＯＫかどうかを判断し
く１８）、ＮＯならばステップ（２３）以降に進み、Ｙ
ＥＳならばＶＲＡＭバッファに正常ステータスを書き込
み（１９）、１８Ｍレジスタに割込みコマンドＫＩＱＡ
ＣＫを書き込み（２０）。ＡＣＫ割込みが発生するのを
待機しく２１）、割込みが発生したら、１８Ｍレジスタ
に割込みクリアコマンドＫＩＱＣＬＲを書き込み（２２
）、処理を終了する。

方、ステップ（１６）、　（１８）でＮＯの場合は、Ｖ
ＲＡＭバッファにエラーステータスを書き込み（２３）
、１８Ｍレジスタに割込みコマンドＫＩＱＡＣＫを書き
込み（２４）。ＡＣＫ割込みが発生するのを待機しく２
５）、割込みが発生したら、１８Ｍレジスタに割込みク
リアコマンドＫＩＱＣＬＲを書き込み（２５）、処理を
終了する。

具体的には第２図に示したＥＸ−ＯＲ回路１０１の一方
にアドレスの最上位ビット、もう一方にフリップフロッ
プ１０２の出力を入力しておき、フリップフロップ＋０
２の出力を反転させることにより、アドレスの最上位ビ
ットの極性を切り換える。次いて、プログラムの転送が
終了したことをデュアルポートメモリ１２に設けたメイ
ンＣＰ［Ｊ３３とのコミュニケーションバッファに書き
、アービタ１４にＫＩＡＣＫ信号を与え、メインＣＰＵ
３３に割込み信号をかけることで行う。メインｃｐＵ３
３はアービタ１４からの割込み信号を受（プてＪ　Ｉ　
ＡＣＫをアービタ１４に送りサブＣＰＵ９に割込みをか
ける。サブＣＰＵ９はアービタ１４に割込みクリア信号
としてＫ　Ｉ　Ｑ　ＣＬ　Ｒ信号を送出し、サブｃｐｕ
９の初期動作は終了する。

次いて、デュアルポートメモリ１２にビットマツプデー
タを転送すればインタフェース５を通してＣＲＴデイス
プレィ４にビットマツプイメージを表示することがてき
る。

次に、Ｏ３（オペレーティングシステム）やアプリケー
ションプログラム（ＡＰ）をハードディスク３９からダ
イナミックＲＡＭ３１に転送するが、このシステムでは
ＤＭＡコントローラ３２とバス幅調整デバイス３７は通
常はメインＣＰＵ３３とＳＣＳ　Ｉコントローラ３８の
間で８ビット幅のデータ転送を行っているが、ＤＭＡ転
送命令が発行され、リクエスト要求かＳＣ３Ｉコントワ
ラ３８から出力され、バス幅調整用のデバイス３７に人
力されると、バス幅調整デバイス３７はＤＭＡ転送モー
トになり、ダイナ主ツクＲＡＭ３１のデータをハードデ
ィスク３９に書き込む場合は、ハス幅調整デバイス３７
がＤＭＡリクエストをＤＭＡコントローラ３２に出力す
る。

ＤＭＡコントローラ３２は、メインＣＰＯ３３に対しバ
ス権を要求し、メインＣＰＵ３３かバスを解放すると、
ＤＭＡコントローラ３２はバス権を握り、バス幅調整デ
バイス３７に３２ビット幅のデータを書き込む。バス幅
調整デバイス３７はＤＭＡリクエストを取り下げ、それ
によりＤＭＡコントローラ３２もバスを解放し、メイン
ＣＰＵ３３が再びバス件を握る。

方、バス幅調整デバイス３７はＳＣＳ　Ｉコン　ｂトローラ３８に対し、３２ビット幅のデータを８ビット
幅のデータに分解し、リクエスト要求が出力されている
ときにデータを書き込む。４回の書き込みを終了すると
、バス幅調整デバイス３７内にはデータがなくなるので
、再びバス幅調整デバイス３７はＤＭＡリクエストをＤ
ＭＡコントローラ３２に出力し上記の動作を繰り返す。

５ＣＳＩコントローラ３８は、ｓｃｓ　ｒの規格にそっ
てハトディスク３９にデータを転送する。一連の作業は
、一定のブロック長のデータを転送終了するまで行われ
る。バス幅調整デバイス３７は、ＤＭシコンローラ３２
からＤＭＡ転送終了信号ＤＯＮＥかまたは５ＣＳＩコン
トローラ３８から転送終了信号が発生すると自動的にＤ
ＭＡ転送モードを終了し、通常モードになって５Ｃ５Ｉ
コントロラ３８とメインｃｐｕ３３の通信を行うことか
できるようになる。また、ハードディスク３９のブタを
ダイナミックＲＡＭ３　＋に書き込む場合は、バス幅調
整デバイス３７にＳＣＳ　Ｉコントワラ３８のデータを
４回書き込んでからバス幅調整デバイス３７がＤＭＡリ
クエストをＤＭＡコントローラ３２に出力することとデ
ータの転送方向か反対になっていることが異なるだけで
、その他の動作はディスクに書き込む動作と同様となる
。

このように、バス幅調整デバイス３７を設けることによ
り、ＤＭＡ転送中のデバイスがあってもメインｃｐｕ３
３は、ＤＭＡコントローラ３２に常にハスを握られるこ
となく、転送の合間にバス権を握ってプログラムを実行
することがてきる。

ところが、ＤＭＡｌ１０デバイス、この実施例ではＳＣ
３Ｉコントローラ３８は、読み出し信号と書き込み信号
をＣＰＵとバス幅調整デバイス３７の２つからの単純な
ＯＲ演算処理では不具合が発生する。バス幅調整デバイ
ス３７から出力される読み出し信号と書き込み信号はＤ
ＭＡ中にしか発生しないが、ＣＰＵから出力される読出
し信号と書込み信号は、ＤＭＡ中においても、ＣＰＵが
バス権を握っているときには、他のＩｌｏのために出力
される。当然、これはバス幅調整デバイス３７から発生
する読み出し信号、書込み信号とはタイミングが異なる
ため、ＳＣ３Ｉコントワラ３８が誤動作する可能性があ
る。これを防ぐには、ＤＭＡ中を示す信号を設け、バス
幅調整デバイス３７とＣＰＵとの信号を切り換える方式
と、ＣＰＵからＳＣ３Ｉコントローラ３８に対してアク
セスがある（チップセレクト中）ときたけＣＰＵからの
読出し／書込み信号を入れる方式かあるが、タイミング
を満足させるには、後者の方式か最適となる。

第７図はバス幅調整デバイスとＤＭＡｌ１０デバイスと
の接続関係を説明するブロック図であり、４０１はバス
幅調整デバイス、４０２はＤＭＡｌ１０デバイス、４０
３．４０４は○Ｒゲト、４０５．４０６はＡＮＤケート
である。

ＤＭＡ　Ｉ１０デバイス４０２とバス幅調整デバイス４
０１のＤＭＡ転送は、ＲＥＱ信号、ＡＣＫ信号で行われ
る。通常ＣＰＵアクセスはチップセレクト信号、読出し
信号、書込み信号かＤＭＡＴ／○デバイス４０２．バス
幅調整デバイス４０１双方に人力されており、ＤＭＡｌ
１０デバイス　９４０２への読出し、書込みは８ビツトでアクセスされる
。ＤＭＡコマンドが発行されてＤＭＡｌ１０デバイス４
０２からＲＥＱ信号が出力されると、バス幅調整デバイ
ス４０１はＤＭＡ転送モトとなり、システムバスとは３
２ビツトてデータを転送する。バス幅調整デバイス４０
１は、ＲＥＱ信号を受けると、ＡＣＫ信号を返すが同時
に転送方向によりＤＭＡＲＤ信号またはＤＭＡＷＲ信号
をＬＯＷレベルにしてＡＮＤゲート４０５４０６を介し
てＤＭＡｌ１０デバイス４０２にＲＤＢ信号、ＷＲＢ信
号を送る。ＣＰＵはＤＭＡＣによりシステムバスを占有
されていなければ各Ｉ１０のために読出し信号、書込み
信号を出すこともあり、読出し信号、書込み信号を単純
にＡＮＤゲート４０５．４０１でＯＲ１，、てＤＭＡｌ
１０デバイス４０２のＲＤＢ信号、ＷＲＢ信号に人力す
ると、ＤＭＡ転送が正常に行われない場合がある。その
ため、チップセレクト信号と読出し信号、書込み信号を
ＯＲゲート４０３．４０４でＡＮＤしてからＡＮＤゲー
ト４０５．４０６でＯＲすると誤動作することはない。

もちろん、これらの各ゲートをバス幅調整デバイス３７
に内蔵することもできる。

また、バス幅調整デバイス４０．フロッピーディスクコ
ントローラ４ｉ、３．５インチフロ・ンビディスクドラ
イブの組の動作も略同様である。

メモリコントローラ３２のＤＭＡチャンネルは３組あり
、ハードディスクとフロッピーディスクの並列転送も可
能である。また、メインＣＰＵ３３とサブｃｐＵ９は同
時にデュアルポートメモリ１１１２にアクセス制御する
アービタ１４の動作について第３図（ａ）を参照しなが
ら説明する。

ＥＸ−ＯＲ回路２０１〜２０５はサブＣＰＵ９からみた
ときのデュアルポートメモリ１１．１２のアドレス選択
に、また、ＥＸ−ＯＲ回路２０７〜２１１はメインＣＰ
Ｕ３３からみたときのデュアルポートメモリ１１．１２
のアドレス選択に使用される。必要のないゲートは出力
がＨＩＧＨとなるように接続されている。

ＥＸ−ＯＲ回路２０１〜２０５のボートＫＬＶＬ１〜５
およびＥＸ−ＯＲ回路２０７〜２１１のボートＪＬＶＬ
Ｉ〜５には選択されるべきアドレスの極性の逆極性のレ
ベルを人力し、ボートＫＡＡ１〜５およびＪＡＡＩ〜５
には選択されるべきアドレスを決定するビットが接続さ
れている。これにより、サブＣＰＵ９からデュアルポー
トメモリ１１．１２のアドレスが出力されると、ＥＸＯ
Ｒ回路２０１〜２０５の出力かすへてＨＩＧＨになり、
また、アドレスストローブ信号ＫＡＳＢがＬＯＷとなる
ので、インバータ２０６の出力がＨＩＧＨとなり、ＮＡ
ＮＤ回路２１３の出力かＬＯＷになる。その結果、ＮＯ
Ｒ回路２１７の出力がＨＩＧＨになり、ＣＬＫ信号の立
ち上がりでＪＫＦＦ２２２の、Ｑ出力がＨＩＧＨ１反転
Ｑ出反転ＬＯＷになる。ＮＯＲ回路２１７はまたメモリ
コントローラ１３を選択する信号ＫＬＣ３ＢがＬＯＷに
なってもＨＩＧＨ出力になる。

同様に、メインＣＰＵ３３からデュアルポートメモリ１
１．１２のアドレスが出力されると、ＥＸ−ＯＲ回路２
０７〜２１１の出力が全てＨＩＧＨになり、また、アド
レスストローブ信号ＪＡＳＢがＬＯＷとなるので、イン
バータ２１２の出力がＨＩＧＨになり、ＮＡＮＤ回路２
１９の出力がＬＯＷになる。その結果、ＮＡＮＤ回路２
１９の出力がＨＩＧＨになり、ＣＬＫ信号の立ち上がり
てＪＫＦＦ２２３のＱ出力がＨＩＧＨ１反転Ｑ出反転Ｌ
ＯＷなる。ＮＡＮＤ回路２１９はまたメモリコントロー
ラ１３を選択する信号ＪＬＣＳＢがＬＯＷになってもＨ
ＩＧＨ出力になる。また、メモリコントローラ１３がＤ
ＭＡ転送を行うためにＬＢＲＢ信号をＬＯＷにした場合
は、インバータ２１５かＨＩＧＨになり、ＣＬＫ信号の
立ち上がりてＪＫＦＦ２２１のＱ出力がＨＩＧＨ１反転
Ｑ出反転ＬＯＷになる。このように、ＪＫＦＦ２２１〜
２２３の反転Ｑ出力Ｓ３．Ｓ６．Ｓ１１か同時にＬＯＷ
になった場合には、ＮＯＲ回路２２７．２３２の出力Ｓ
８と出力■がＨＩＧＨになり、その結果ＮＯＲ回路２２
４の出力＠がＬＯＷ、ＮＯＲ回路２２９の出力■がＬＯ
Ｗとなる。

つまり、出力■だけＨＩＧＨとなり、出力■、出力■が
ＬＯＷとなる。

同様に、出力３３．Ｓ６がＬＯＷ、出力ＳｌｌがＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。

同様に、出力Ｓ３．ＳｌｌがＬＯＷ、出力ｓ６がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。

同様に、出力Ｓ６．ＳｌｌがＬＯＷ、出力ｓ３がＨＩＧ
Ｈの場合は、出力■だけＨＩＧＨとなり、出力■、出力
■がＬＯＷとなる。また、出力Ｓ３が単独でＬＯＷのと
きは、出力ｓ６が単独でＬＯＷの時、出力■だけＬＯＷ
となり、出力ｓ１１が単独でＬＯＷのとき、出力■だけ
ＬＯＷとなる。つまり、アービタ１４は、優先順位が固
定されており、出力Ｓｌｌ＞Ｓ６＞Ｓ３のように規定さ
れている。このように、出力■、■、■のいずれかの出
力がＨＩＧＨになると、ＯＲ回路２３３の出力Ｓ１４も
ＨＩＧＨとなり、ＣＬＫ信号の立ち下がりでインバータ
２３６によりＤＦＦ２３４が出力Ｓ１４をラッチしＱ出
力となる出力Ｓ１５がＨＩＧＨになる。反転Ｑ出力はＬ
ＯＷとなり、これがＤＦＦ２３５の反転Ｓ人力に接続さ
れているため、ＤＦＦ２３５の反転Ｑ出力となるＳ１６
は直ちにＬＯＷとなる。これにより、ＮＯＲ回路２２６
の出力Ｓ７は出力■と同じレベルになり、もし出力■か
ＨＩＧＨになっている時は、出力Ｓ７もＨＩ　ＧＨテ、
出力Ｓ６がＬＯＷになってもＮＯＲ回路２２７の出力Ｓ
８がＨＩＧＨにならないようになる。すなわち、出力■
がＨＩ　Ｇ　ＨになってＤＦＦ２３５の反転Ｑ出力ｓ１
６がＬＯＷになると、出力Ｓ６がＬＯＷになってもＮＯ
Ｒ回路２２４により出力■をＬＯＷにすることがない。

これにより、安定したアクセスがてきる。同様に、ＮＯ
Ｒ回路２３１の出力Ｓ１３はＮＯＲ回路２３０により、
出力■、実出力の何れかがＨＩＧＨの場合、ＨＩＧＨと
なり、出力ＳｌｌがＬＯＷになってもＮＯＲ回路２３２
の出力■がＨＩＧＨにならないようになる。すなわち、
出力■、実出力がＨＩＧＨになってＤＦＦ２３５の反転
Ｑ出力となる出力３１６がＬＯＷになると、出力Ｓｉｔ
がＬ○ＷになってもＮＯＲ回路２２４．２２９により出
力■、出力■をＬＯＷにすることがない。このように、
低い優先順位の実行サイクルが一旦開始されると、この
実行サイクルが終了するまでは高い優先順位の入力で中
断されることがない。ＪＫＦＦ２２３の反転Ｑ出力とな
る出力ＳｌｌがＬＯＷて出力■がＨＩＧＨになり、ＤＦ
Ｆ２３５の反転Ｑ出力となる出力Ｓ１６がＬＯＷになり
、実行サイクルが始まると、第３図（ｂ）のインバータ
２５４によりＬＪＢ出力もＬＯＷとなる。ＬＪＢ出力に
は、メインＣＰＵ３３のアドレスバッファ３５２のトラ
イステート入力とデータバッファ３５３のトライステー
ト人力に接続されており、これにより、バス４３のバス
権はメインｃｐｕ３３に握られる。メモリコントローラ
１３はアドレスに従いデュアルポートメモリ１１．１２
をアクセスし、データアクノリッジ信号ＬＤＴＫＢをア
ビタ１４に返す。アービタ１４では第３図（ｅ）に示し
たインバータ２７１．ＮＡＮＤ回路２６９．２７０を通
してＪＤＴＡＫ信号として出力される。この信号はメイ
ンＣＰＵ３３に返り、メインＣＰＵ３３はＪＡＳＢ信号
をＨＩＧＨとしてサイクルは終了する。これにより、第
３図（ａ）のＡＮＤ回路２２０の出力ＳＩＯがＨＩＧＨ
になり、ＮＯＲ回路２３８の出力Ｓ１７かＬＯＷとなり
、ＤＦＦ２３４のＱ出力Ｓ１５がＬＯＷ、反転ＱがＨＩ
ＧＨとなる。ここで、ＣＬＫ信号がＬＯＷからＨＩＧＨ
になると、ＪＫＦＦ２２３の反転Ｑ出力となる出力Ｓ１
１がＨＩＧＨとなり、Ｎ。

Ｒ回路２３２の出力■がＬＯＷ、第３図（ｂ）に示すＡ
ＮＤ回路２５９の出力ＬＪＡＳもＬＯＷとなり、イメー
ジバスのバス権はメインｃｐｕ３３から解放される。Ｃ
ＬＫ信号の立ち上がりではＪＫＦＦ２２３と同時にＤＦ
Ｆ２３５の反転Ｑ出力となる出力３１６もＨＩＧＨとな
り、出力５３Ｓ６．Ｓｌｌの各信号の調整サイクルに入
る。ここで、出力Ｓ６のみまたは出力Ｓ３．Ｓ６がＬＯ
Ｗならば前述のようにサブＣＰＵ９がバス権を握り、メ
モリコントローラ１３のデータアクノリッジ信号ＬＤＴ
ＫＢにより同様にバスサイクルな終７了させる。

方、アービタ１４中には、第３図（ｂ）のＤＦＦ２５１
，２５２．２６１，２６２があり、メインｃｐｕ３３と
サブＣＰＵ９のアクセスが近接していた場合には、ＬＡ
ＳＢ信号、ＬＤＴＫＢ信号が遅延時間等でメモリコント
ローラ１３や各Ｃｐｕ９．３３に影響を与えないように
、ＤＦＦ２５１．２５２．２６Ｌ　２６２によりＬＪＡ
Ｓ信号、ＬＫＡＳ信号が近接しないように分離している
。出力■がＬＯＷになりすぐ出力■がＨＩＧＨになって
もＬＫＡＳ信号は、ＤＦＦ２６１のＱ出力がＬＯＷにな
り、ＤＦＦ２６２の反転Ｑ出力がＨＩＧ、Ｈになり始め
てＬＫＡＳ信号がＨＩＧＨになる。ＬＪＡＳ信号も同様
である。なお、第３図（ｄ）〜（ｆ）に示したＬ’Ａ　
Ｓ　Ｂ信号、ＬＵＤＳＢ信号、ＬＬＤＳＢ信号、ＬＲＷ
信号、ＬＣ３Ｂ信号の各信号と第３図（Ｃ）に示したＪ
ＤＴＡＫ信号、ＫＤＴＡＫ信号、ＪＢＥＲ信号、ＫＢＥ
Ｒ信号の各信号は全てＬＪＡＳ信号、ＬＫＡＳ信号のい
ずれかがＨＩＧＨになっていなければ有効に　８ならない。これにより、メインＣＰＵ３３とサブＣＰＵ
９の単独のアクセスのときは高速に、また近接したアク
セスは安全に行うことができる。

ところで、イメージバス上のＤＭＡコントローラ１３か
らのバス権要求信号ＬＢＲＢ信号によりＪＫＦＦ２２１
の反転Ｑ出力となる出力Ｓ３がＬＯＷになって出力Ｏが
ＨＩＧＨとなった場合、第３図（ｂ）に示すようにＪＤ
ＴＡＫ信号、ＫＤＴＡＫ侶号、ＪＢＥＲ信号、ＫＢＥＲ
信号の各信号は全てＬＪＡＳ信号とＬＫＡＳ信号のどち
らかがＨＩＧＨになっていなければ有効にならない。こ
れにより、メインｃｐｕ３３とサブＣＰＵ９の単独のア
クセスは高速にまたは近接したアクセスは安全に行うこ
とができる。

ところで、イメージバス上のＤＭＡコントロラ１３から
のバス権要求となるＬＢＲＢ信号によりＪＫＦＦ２２１
の反転Ｑ出力となる出力Ｓ３がＬＯＷになって出力■が
ＨＩＧＨとなった場合、第３図（ｂ）に示すように、Ｄ
ＦＦ２３９の反転Ｑ出力がＣＬＫ信号の立ち上がりでＨ
ＩＧＨとなリ、ＮＡＮＤ回路２４２の出力となるＬＢＧ
Ｂ信号かＬＯｗになる。これは、ＤＭＡコントローラ１
３にバス権がわたったことを示し、ＤＭＡコントローラ
１３はＬＢＧＡＫＢ信号をＬＯＷとし、ＬＢＲＢ信号を
ＨＩＧＨとする。これにより、インバータ２４１の出力
はＨＩＧＨとなり、ＪＫＦＦ２４０のＱ出力はＬＯＷと
なる。これにより、ＬＢＧＢ信号はＨＩＧＨとなる。Ｄ
ＭＡコントロラ１３はデータ転送を開始し、データ転送
を終了するまで、ＬＢＧＡＫ信号をＬＯＷに保持する。

データ転送が終了し、ＬＢＧＡＫ信号をＨＩＧＨにする
と、第３図（ａ）に示したＡＮＤ回路２１６の出力Ｓ２
がＨＩＧＨとなり、ＮＯＲ回路２３８の出力Ｓ１７がＬ
ＯＷとなり、ＤＦＦ２３４のＱ出力となる出力Ｓ１５を
ＬＯＷとする。ＣＬＫ信号の立ち上がりでＪＫＦＦ２２
１の反転Ｑ出力となる出力Ｓ３がＨＩＧＨとなり、同時
にＤＦＦ２３５の反転Ｑ出力となる出力Ｓ１６もＨＩＧ
Ｈとなり、出力■がＬＯＷとなり、再びアービトレーシ
ョンサイクルに入る。メインＣＰＵ３３のアクセスは通
常のサイクルではＪＡＳＥ信号がＬＯＷになっているこ
とで示されるがメインＣＰＵ３３とサブＣＰＵ９のソフ
トウェアの同期のため、分割してはならない読み出しと
書き込みサイクル、いわゆるリートモディファイライト
サイクルがある。その際、メインＣＰＵ３３からＪＲＭ
ＣＢ信号がＬＯＷになることで、このサイクルであるこ
とを認知する。

このＪＲＭＣＢ信号は第３図（ａ）に示したＡＮＤゲー
トに人力されており、ＪＡＳＢ信号がＨＩＧＨになり、
通常のサイクルでは出力１０がＨＩＧＨになってサイク
ルを終了させるが、ＪＲＭＣＢ信号がＬＯＷの場合には
サイクルを終了させないようにしてリードモディファイ
ライトサイクルをサポートしている。一方、サブＣＰＵ
９側はＫＫＲＭＣＢ信号を持たず、以下のような処理を
サポートしている。

ＫＲＷ信号がＨＩＧＨｌすなわち読出しサイクルでＫＡ
ＳＢ信号がＬＯＷになり、その後ＫＵＤＳＢ信号または
ＫＬＤＳＢ信号がＬＯＷになり、１デュアルポートメモリ１１またはデュアルポートメモリ
１２を読み出し、メモリコントローラ１３はＬＤＴＡＫ
Ｂ信号をＬＯＷにし、アービタ１４からはＫＤＴＡＫ信
号として出力される。これにより、ＫＵＤＳＢ信号また
はＫＬＤＳＢ信号がＨＩＧＨとなり、ＫＡＳＢ信号がＬ
ＯＷのままでＫＲＷ信号がＬＯＷになり、再びＫＵＤＳ
Ｂ信号またはＫＬＤＳＢがＨＩＧＨとなり、デュアルホ
トメモリ１１またはデュアルポートメモリ１２に書き込
む。メモリコントローラ１３は再びＬＤＴＡＫＢ信号を
ＬＯＷとする。これにより、今度はＫＡＳＢ信号も含め
てＫＵＤＳＢ信号またはＫＬＤＳＢ信号がＨＩＧＨとな
り、サイクルが終了する。

一方、メモリコントローラ１３は、サイクルを全てＬＡ
ＳＢ信号がＬＯＷの期間とし、メモリコントローラ１３
自体がリードモディファイライトサイクルをサポートし
てはいない。このため、ＤＦＦ２４５〜２４７．ＪＫＦ
Ｆ２５０．ＮＡＮＤ回路２４８により、１回ＬＤＴＡＫ
Ｂ信号がＬＯＷになり、ＫＲＷ信号がＨＩＧＨからＬＯ
Ｗに切り換わると、ＬＫＡＳ信号が１回ＬＯＷ、すなわ
ちＬＡＳＢ信号が１回ＨＩＧＨに設定する。

ＬＤＴＡＫＢ信号がＬＯＷになると、第３図（Ｃ）に示
したインバータ２７１のインバータ出力ＬＤＴがＨＩＧ
Ｈとなり、ＪＫＦＦ２５０のＱ７出力がＨＩＧＨとなる
。ＫＲＷがＨＩＧＨからＬＯＷになると、ＤＦＦ２４６
．２４７のＱ出力がＨＩＧＨで、ＤＦＦ２４５の反転Ｑ
出力が１（ＩＧＨとなるため、ＣＬＫ信号の立ち上がり
が２回の間、ＬＫＡＳ信号がＬＯＷ、ＬＡＳＢ信号がＨ
ＩＧＨとなる。アービタ１４は、このように２種類のリ
ードモディファイライトサイクルをサポートし、この間
イメージバスの権利を変更しない処理している。また、
ＬＡＳＢ信号は必ず２回ＬＯＷとなる。

アービタ１４はメインＣＰＵ３３とサブＣＰＵ９の割込
みハンドシェークもサポートしており、メインＣＰＵ３
３が第３図（ｇ）に示した信号ＪＤ１をＬＯＷとして信
号ＪＲＷ、ＪＣ３ＢをＬＯ４Ｗとすると、第３図（Ｃ）に示したＤＦＦ２６３．信号
２６４とＮＡＮＤ回路２６５によりＣＬＫ信号の立ち上
がりから次の立ち上がりの間、ＪＪＢ信号がＬＯＷとな
り、第３図（ｇ）のＯＲ回路３２１．３１５によりＪＩ
ＱＡＣＫ（ｇ号かＬＯＷとなる。その結果、ＯＲ回路３
３０の出力がＬＯＷとなり、ＮＡＮＤ回路３３１の出力
がＨＩＧＨとなり、ＮＡＮＤ回路３２９の出力となるＫ
ＩＮＴＢ信号がＬＯＷとなり、この信号がサブＣＰＵ９
への割込み信号となる。サブＣＰＵ９は第３図（ｇ）に
示したＫＤＩ信号をＬＯＷとしてＫＲＷ信号、ＫＣＳＢ
信号をＬＯＷとすると、第３図（ｃ）に示したＤＦＦ２
７５．２７６とＮＡＮＤ回路２７９によりＣＬＫ信号の
立ち上がりから次の立ち上がりの間、ＫＫＢ信号がＬＯ
Ｗとなり、第３図（ｈ）のＯＲ回路３２６．３２２によ
り、ＫＩＱＡＣＫ信号がＬＯＷとなる。この結果、ＯＲ
回路３３２の出力がＬＯＷとなり、ＮＡＮＤ回路３３３
の出力がＨＩＧＨとなり、ＮＡＮＤ回路３３４の出力と
なるＪ　Ｉ　ＮＴＢ信号がＬＯＷとなり、このＪＩＮＴ
Ｂ信号かメインＣＰＵ３３への割込み信号となり、同時
にＮＡＮＤ回路３２９の出力となるＫＩＮＴＢ信号をＨ
ＩＧ）（に戻し、割込み信号をクリアする。相手のＣＰ
Ｕに割込みをかけず、自分の割込み信号のみをクリアす
るには、メインＣＰＵ３３かＪＤＩ信号の代わりにＪＤ
２信号をＬＯＷ、サブＣＰＵ９はＫＤＩ信号の代わりに
ＫＤ２信号をＬＯＷとすれば、ＪＩＱＣＬＲ信号、ＫＩ
ＱＣＬＲ信号がＬＯＷとなり、割込みをクリアする。ま
た、割込みを発生させないように信号ＪＤ３．信号ＫＤ
３をＬＯＷとして、ＪＲＷ信号、ＪＣＳＢ信号をＬＯＷ
、ＫＰＷ信号、ＫＣＳＢ信号をＬＯＷとすると、ＪＭＳ
ＫＳＴ信号、ＫＭＳＫＳＴ信号がＬＯＷとなり、５ＲＦ
Ｆ３２８．３３７のＱ出力がＨＩＧＨとなり、ＯＲ回路
３３０，３３２の出力がＬＯＷになることがなくなり、
割込み信号が発生しなくなる。ＪＤ４信号、ＫＤ４信号
をＬＯＷとして、ＪＲＷ信号、ＪＣ３Ｂ信号をＬＯＷと
し、ＫＲＷ信号、ＫＣＣ３Ｂ信号をＬＯＷとすれば、割
込みを解除す５ることもできる。また、メインＣＰＵ３３からはＪＤ５
信号、ＪＲＷ信号、ＪＣ３Ｂ信号をＬＯＷとすれば、Ｋ
ＲＥＳＢ信号をＨＩＧＨにすることができ、これをサブ
ＣＰＵ９のリセット信号とすればメインＣＰＵ３３から
サブＣＰＵ９の起動を行うことができる。ＪＤ６信号、
ＪＲＷ信号、ＪＣ３Ｂ信号をＬＯＷとすれば（第８図参
照）、再びサブｃｐｕ９のリセットを行うことができる
。

以下、デュアルポートメモリ１２を使用してＣＲＴデイ
スプレィ４にウィンドやカーソルを表示する場合を例と
してデータ転送処理について具体的に説明する。

デュアルポートメモリ１２は全ての領域を表示に使用す
るわけではなく、一部領域は完全な自由なＲＡＭとして
使用可能となっている。このデュアルポートメモリ１２
はメインＣＰＵ３３とサブｃｐｕ９の両方からアクセス
できるため通信用のバッファとして最適である。アービ
タ１４を使用して相手に割込みをかけ、そのときの命令
（コマンド）または応答の状態をこのデュアルボートメ
６モリ１２の空き領域の通信バッファでやり取りを行う。

このシステムではカーソルの表示はサブＣＰＵ９で行い
ウィンドの作成やウィンドの内容の書き換えはメインＣ
ＰＯ３３が行うようにしている。

そのため、メインｃｐｕ３３かＶＲＡＭをイ吏用する時
は、通信バッファ内にウィンド書き換えの要求命令とウ
ィンドの座標を書いてアービタ１４に対してＪ　Ｉ　Ｑ
ＡＣＫ信号の命令を発行し、サブＣＰＵ９に割込みをか
ける。サブＣＰＵ９は割込み信号となるＫＩＮＴＢ信号
により通信バッファからウィンド書＠換え要求命令を受
は取り、ビジフラグをＯＮとする。次に、ウィンドの４
ｖａの座標を受は取り、カーソルを表示しているウィン
ドでクリッピング演算を行う。その結果、カーソルとメ
インＣＰＵ３３が書き換えようとしているウィンドに重
なりがあるときは、サブＣＰＵ９はカーソルを消し、そ
の部分にもとの画像を戻しておく。そして、アービタ１
４に対してＫＩＱＡＣＫ信号を発行し、メインＣＰＵ３
３に割込み信号と　８なるＪＩＮＴＢ信号を発生させる。メインＣＰＵ３３は
、このウィンド書き換えコマンドの応答の割込みを受け
てウィンドを書き換える。もし、カソルとウィンドとに
重なりがないときはカーソルを消さずに、ＫＩＱＡＣＫ
信号を発行する。メインＣＰＵ３３かウィンド書キ換え
を終了すると、通信バッファ内に終了書き換えコマンド
を書き、ＪＩＱＡＣＫ信号をアービタ１４に対してＪＩ
ＱＡＣＫ信号を発行して、サブＣＰＵ９に割込み信号と
なるＫＩＮＴＢ信号を発生させる。サブＣＰＵ９は、こ
れにより、ビジーフラグをＯＦＦし、アービタ１４にＫ
ＩＱＡＣＫ信号を発行し、発生したＪＩＮＴＢ信号の割
込みを、メインＣＰＵは終了コマンドに対する応答とし
て受は取る。

サブＣＰＵ９は割込み処理だけでなく、別ルーチンでカ
ーソル表示を行っており、インタフェース１０て発生ず
るタイマ割込み毎にポインティングデバイスの座標値を
読み取り、前回と差があると、その座標値を保存し、先
の割込みルーチンでＯＮ１０　Ｆ　Ｆするビジーフラグ
をみて、ＯＮならば書き換えウィンドをカーソルウィン
ドでクリッピングし、もし重なりがある時はカーソル表
示せず、重なりがない時と、ビジーフラグがＯＦＦのと
きはカーソルを表示する。カーソル表示とは、カーソル
ウィンド内の画像を退避し、矢印等のカソルな表示し、
別の場所にカーソルを移動する時は、退避した画像を戻
し、移動した位置で再び画像を退避して行う。

次に、第９図（ａ）〜（ｃ）を参照しながらこの発明に
係る情報処理装置におけるカーソル／ウィンド処理動作
について説明する。

第９図（ａ）〜（Ｃ）はこの発明に係る情報処理装置に
おけるカーソル／ウィンド処理手順の一例を説明するフ
ローチャートである。なお、（１）〜（９）　、　　（
１１）〜（１９）、　　（２１）〜（２６）は各ステッ
プを示す。以下、同図（ａ）の処理から順次説明する。

サブＣＰＵ９はタイマ割込み処理が発生すると（１）、
ポインティングデバイス６からの座標値を読み取り（２
）、前回の座標値とに差があるかどうかを判断しく３）
、Ｎｏならばステップ（１）に戻り、ＹＥＳならば現在
の座標値を保存する（４）。

次いで、ビジーフラグがＯＮかどうかを判断しく５）、
ＮＯならばステップ（９）以降に進み、ＹＥＳならば書
換えウィンドの４隅の座標を受は取る（６）、次いで、
カーソルウィンドでクリッピングしく７）、重なりがあ
るかどうかを判断しく８）　、　ＹＥＳならばステップ
（１）に戻り、ＮＯならはカソルを表示しく９）、ステ
ップ（１）に戻る。

方、通信割込のプロセスは、同図（ｂ）に示すように、
ウィンド書換え要求が発生しているかどうかを判断しく
１１）、ＹＥＳならばビジーフラグをＯＮ　Ｌ／　（１
２）、書換えウィンドの４隅の座標を受は取る（１３）
。次いで、カーソルウィンドでクリッピングしく１４）
、重なりがあるかどうかを判断しく１５）、Ｎｏならば
ステップ（１７）以降に進み、ＹＥＳならばカーソルを
消去しく１６）、応答コマンドを発行しく１７）、処理
を終了する。

方、ステップ（１１）の判断において、Ｎｏの場合はビ
ジーフラグをＯＦ　Ｆ　＋／　（４８）、応答コマンド
を発行しく１９）、処理を終了する。

方、メインＣＰＯ３３は、同図（Ｃ）に示すように、書
換えウィンドの４隅の座標を通信バッファに送り（２１
）、ウィンド書換え要求コマンドを発行しく２２）、サ
ブＣＰＵ９等からのコマンド応答が発生ずるのを待機し
く２３）、応答がなされたら、ウィンドを書き換え（２
４）、ウィンド書換えを終了するコマンドを発行する（
２５）。次いて１、サブＣＰＵ９等からのコマンド応答
が発生するのを待機しく２６）、処理を終了する。

次に、第１０図（ａ）、（ｂ）を参照しながらサブＣＰ
Ｕ９とメインｃｐｕ３３によるドラッギング処理につい
て説明する。

第１０図（ａ）、（ｂ）はこの発明に係る情報処理装置
に係るサブＣＰＵ９とメインＣＰＵ３３によるドラッギ
ング処理手順の一例を説明するフローチャートである。

なお、（１）〜（１８）、　（２１）〜（２９）は各ス
テップを示す。

サブＣＰＵ９は、カーソル位置を通信バッファに送り（
１）、左キーＯＮを示す割込みを発行し（２）、コマン
ド応答を待機する（３）。

次いで、ドラッギング命令かどうかを判断しく４）、Ｎ
Ｏならば別処理を行い、ＹＥＳならばウィンド枠サイズ
位置を受は取り（５）、矢印カーソルを０ＦＦＬ（６）
、ウィンド枠の反転表示を行う（７）。次いで、タイマ
割込みが発生するの待機しく８）、割込みがかかったら
ポインティングデバイス６の座標値を読み取り（９）、
前回の座標値と差があるかどうかを判断しく１０）、　
Ｎｏならばステップ（８）に戻り、ＹＥＳならば座標値
を保存しく１１）、ウィンド枠位置変更する（１２）。

次いで、ウィンド枠を表示しく１３）、キーＯＦＦ状態
かどうかを判断しく１４）、Ｎｏならばステップ（８）
に戻り、ＹＥＳならばウィンド枠サイズ位置を転送しく
１５）、左キーＯＦＦを示す割込みを発行しく１６Ｌコ
マンド応答が発生するのを待機する（１７）。次いで、
コマンド応答を発行しく１８）、処理を終了する。

一方、メインｃｐｕ３３は第１０図（ｂ）に示すように
、上記ステップ（２）で割込みが発行され３ると、カーソル位置のウィンドを調べ（２１）、ドラッ
ギング領域かどうかを判断しく２２）、ウィンド枠サイ
ズ、位置等を通信バッファに送り（２３）、ドラッギン
グコマンドを発行する（２４）。次いで、コマンド応答
があったかどうかを判断しく２５）、ＹＥＳならばウィ
ンド枠サイズ、位置を受は取る（２６）。

次いで、ウィンドを書き換え（２７）、　ウィンド書換
え終了コマンドを発行する（２８）。次いで、コマンド
応答がなされるのを待機しく２９）、コマンド応答がな
されたら、処理を終了する。

次に、第１１図（ａ）、（ｂ）を参照しながらこの発明
にかかる情報処理装置にかかるポツプアップメニュー示
処理動作について説明する。

第１１図（ａ）、（ｂ）はこの発明にかかる情報処理装
置にかかるポツプアップメニュー示処理手順の一例を説
明するフローチャートである。なお、（１）〜（２９）
、　　（３１）〜（４８）は各ステップを示す。

先ず、サブＣＰＵ９は、カーソル位置を通信バッファに
送り（１）、右キーＯＮを示す割込みを発行する（２）
。次いで、コマンド応答がなされるのを待機しく３）、
ＹＥＳならばポツプアップメニュー命令かどうかを判断
しく４）、ＹＥＳならばポツプアップウィンド列を読み
出しく５）、矢印カーソルをＯＦＦする（６）。次いで
、応答コマンドを発行しくア）、コマンド応答がなされ
るのを待機しく８）、ＹＥＳならば矢印カーソルをＯＮ
しく９）、右キーＯＦＦかどうかを判断しく１ｏ）、ス
テップ（２４）以降に進み、矢印カーソルをＯＦＦし、
セレクト領域かどうかを判断しく２５）、ＹＥＳならば
右キーを０ＦＦＬ、実行割込みを発行する（２６）。次
いで、コマンド応答がなされるのを待機しく２８）、Ｙ
ＥＳならば矢印カーソルをＯＮシ（２９）、処理を終了
する。

一方、ステップ（２５）の判断でＮｏの場合は、右キー
を０ＦＦＬ／、不実行割込みを発行しく２７）、ステッ
プ（２８）に進む。

一方、ステップ（１０）の判断で、Ｎｏの場合はタイマ
割込みがかかるのを待機しく１１）、ＹＥＳならばポイ
ンティングデバイス座標値を読み取り（１２）、前回の
座標値と差があるかどうかを判断しく１３）、ＮＯなら
ばステップ（１０）に戻り、ＹＥＳならば座標値を保存
しく１４）、カーソルを表示する（１５）。

次いで、セレクト領域かどうかを判断しく１６）、ＹＥ
Ｓならばステップ（１９）以降に進み、ＮＯならばサブ
ウィンド作成領域かどうかを判断しく１７）、Ｎｏなら
ばステップ（１０）に戻り、ＹＥＳならばサブウィンド
を割り込ませ（１８）、ステップ（３）に戻る。

一方、ステップ（１６）の判断で、ＹＥＳの場合は別メ
ニューかどうかを判断しく１ｇ）、Ｎｏならばステップ
（ｌＯ）に戻り、ＹＥＳならば矢印カーソルをＯＦ　Ｆ
　Ｌ　（２０）、セレクト変更割込みを発行しく２１）
、コマンド応答を待機しく２２）、ＹＥＳならば矢印カ
ーソルをＯＮ　Ｌ、　（２３）、ステップ（ｌＯ）に戻
る。

一方、メインＣＰＵ３３は、第１０図（ｂ）に示すよう
に、カーソル位置のウィンドを調べ（３１）、ウィンド
があるかどうかを判断しく３２）、Ｎ０ならば別処理を
実行し、ＹＥＳならばポツプアップメニューコマンド１
を発行しく３４）、コマンド応答を待機する（３５）。

ＹＥＳならばポツプアップウィンドを作成しく３６）、
ポツプアップメニューコマンド２を発行する（３７）。

次いで、セレクト変更割込みがかかるのを待機しく３８
）、ＮＯならばステップ（４１）以降に進み、ＹＥＳな
らば色変更を実行しく３９）、応答コマンドを発行しく
４０）、ステップ（３８）に戻る。

方、ステップ（３８）の判断てＮｏの場合は、サブウィ
ンド割込みが発生したかどうかを判断しく４１）、ＹＥ
Ｓならばステップ（３３）に戻り、ＮＯならば右キーＯ
ＦＦを示す実行割込みかどうかを判断しく４２）、　Ｙ
Ｅ、Ｓならばポツプアップウィンドを消去しく４４）、
応答コマンドを発行しく４５）、コマンドを実行しく４
６）、処理を終了する。

方、ステップ（４２）の判断て、ＮＯの場合は右キーＯ
ＦＦを示す不実行割込みかどうかを判断しく４３）、Ｎ
ｏならば別処理に移行し、ＹＥＳならばポツプアップウ
ィンドを消去しく４７）、応答コマンドを発行しく４８
）、処理を終了する。

次に、５ＣＳＩコントローラ３とデュアルホトメモリ１
１のシリアルボートインタフェース１０の処理動作につ
いて説明する。

デュアルポートメモリ１１はプリンタ２．スキャナ１用
のためＣＲＴデイスプレィ４用のデュアルポートメモリ
１２に比へ格段に容量が大きくなっており、Ａ４サイズ
１枚を出力するために１インチ当たり４００ドツトのピ
クセルサイズで出力すると、約２Ｍバイトの容量が必要
となる。このため、現状では１Ｍビットのチップを用い
て１６個のデュアルポートメモリが必要となる。２５６
にバイト×４構成てハス幅を１６ビツトとすれは同時に
アクセスすることのない４個のメモリブロックで構成さ
れる。このため、Ｂ４サイズだと６個、Ａ３サイズたと
８個のメモリブロックが必要となる。プリンタに出力す
る際、ＳＣ３Ｉコントローラ３が先ず、データ要求をシ
リアルインタフェース１０に対して行う。シリアルイン
タフェース１０はまたデータかないためメモリコントロ
ラ１３に読出し転送サイクルをするように要求する。メ
モリコントローラ１３はメモリリフレッシュ、ｃｐｕア
クセス等の間で読出し転送サイクルを行い、応答信号を
シリアルインタフェース］０に返信する。デュアルボー
１−メモリ１１のシリアルボートにはデータが既に存在
しているため、シリアルインタフェース１０はシリアル
クロックとデータイネーブル信号を出力し、デュアルポ
ートメモリ１１のシリアルボートからデータを読み出し
て蓄える。読み出したデータは１６ビツトのため、ＳＣ
３Ｉコントローラ３８には８ビツトずつデータを分割し
て転送する。このようにしてブタを読み出していくと同
時に、いくつ読み出したかをシリアルインタフェース１
０はカウントしていて、デュアルポートメモリ１１のシ
リアルホトのデータをすべて読み出したと同時に、メモ
リコントローラ１３に対して次のアドレスのデータをシ
リアルボートに転送するように読み出し転送サイクル要
求を行う。メモリコントローラ１３はシリアルバッファ
の数だけずらしてデュアルボ９トメモリ１１に対し読み出し転送サイクルを行う。

もし、１つのメモリブロックの範囲を越えれば次のメモ
リブロックに対して読み出し転送サイクルを行う。また
、スキャナ１からデータを書き込む際は、先ず、５ＣＳ
Ｉコントローラ３．シリアルインタフェース１０．デュ
アルポートメモリ１１とデータが流れるが、何もしない
と最初の１ライン目のバッファへの書き込みは読み出し
モードか書き込みモードか分からないため、すべての書
き込みの前にメモリブロック毎に擬似書込み転送サイク
ルをメモリコントローラ１３が行う。これは、ローアド
レスストローブ信号（ＲＡＳ信号）の立ち下がりで書込
みイネーブル信号（ＷＥ信号）をＬＯＷ、ＤＴ信号、Ｓ
Ｅ信号をＨＩＧＨにして行う。通常の書込み転送サイク
ルはＳＥ信号はＬＯＷに設定する。また、読み出し転送
サイクルでは、ローアドレスストローブ信号（ＲＡＳ信
号）をＬＯＷ、書込みイネーブル信号（ＷＥ信号）をＬ
ＯＷ、ＤＴ信号をＬＯＷとする。こうして、デュアルポ
ートメモリ１１の準備ができてからデータ転送を行い、
シリアルボートのバッファがいっばいになったことをシ
リアルインタフニス１０がカウントしていてメモリコン
トローラ１３に通常の書込み転送サイクルを要求する。

メモリコントローラ１３は書込み転送サイクルを行い、
その後、次の書込み転送サイクルのアドレスを決め、も
しメモリブロックの範囲を越えていれば次のメモリブロ
ックを先にイネーブルにしておく。こうして、複数のメ
モリブロックに画像ブタが読み込まれる。

次に、第１図に示した画像伸張デバイス１５の動作につ
いて説明する。

メモリコントローラ１３は一方がメモリコントローラ１
３に接続され、他方がバス幅調整デバイス１６に接続さ
れている。

メモリコントローラ１３は、画像ピッチ、主走査数、副
走査数、左オフセット、転送開始アドレス、転送方向を
決定するレジスタを有し、メモリに対し主走査方向に１
ワードずつ順次データを読み書きしていく。画像はビッ
トイメージのため左端と右端では不必要なデータか発生
する場合がある。デュアルポートメモリ１１への書込み
てはライトパービットの機能を用いてＲＡＳ信号の立ち
下がり時にマスクすべきデータビットをＬＯＷにするこ
とで行う。左端のマスクデータは左オフセットレジスタ
で決定するが、右端のマスクデータは左オフセットレジ
スタと主走査数レジスタより合成する。画像の読書きが
右端に到達すると、自動的に次のラインの左端になるよ
うにする。また、デュアルポートメモリ１１に対するア
ドレス系を８ビツトデータ毎に２系統もっており、偶数
バイトのアドレスは転送アドレスが奇数の時、奇数バイ
トのアドレスよりｒＩＪ多くなるようになっており、ま
た、その際、データも奇数バイトと偶数バイトが反転す
るようになっていて転送開始アドレスやピッチが奇数バ
イトであっても１回の転送で１ワード１６ビツトのデー
タを転送できるようになっている。このように、画像圧
縮伸張デバイス１５がメモリコントローラ１３とデータ
を１やり取りするが画像圧縮伸張デバイス１５内には主走査
数、副走査数、左オフセット数、圧縮または伸張を決め
るコマンドのレジスタ等がある。こうして、圧縮したデ
ータはバス幅調整デバイス１６に渡し、１６ビツトデー
タを３２ビツトデータにしてＤＭＡコントローラ付きの
メモリコントロラ３２のＤＭＡ処理でＤＲＡＭ３１に圧
縮ブタを転送し、伸張の場合は逆方向てデュアルホトメ
モリ１１に展開された画像データか書き込まれる。また
、デュアルポートメモリ１１として演算機能付きのもの
を使用すれば、ＲＡＳ信号の立ち下がり時にカラムアド
レスストローブ信号（ＣＡＳ信号）、ＷＥ信号をＬＯＷ
とし、演算モードをアドレス線で設定すれば、書き込ま
れたデータに対し、ＡＮＤ、ＯＲ，ＥＸＣＬＵＳＩＶＥ
　　ＯＲ等の演算処理を行うことが可能となっている。

〔発明の効果〕

以上説明したように、この発明はリードモディファイド
ライトモード中または出力バスからの応答が存在し、か
つ人力ハスで読出しと書込みのモ一ト切換え時に出力の
バスサイクルを一時中断しながらバスサイクルを再開す
るバスサイクル制御手段を設けたので、種々のバスサイ
クルを実行する場合におけるメモリコントローラの負担
を軽減することができ、バス資源となるメモリコントロ
ラのバスアクセスを大幅に簡略化できる等の優れた効果
を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するシステムブロック図、第２図は、第１図に示
したサブＣＰＵのアドレス線の最上位ビットの反転処理
の一例を示す回路ブロック図、第３図（ａ）〜（ｈ）は
、第１図に示したアービタの構成を説明する詳細ブロッ
ク図、第４図は、第１図に示したアービタの周辺回路構
成を説明するブロック図、第５図、第６図は、第１図に
示したサブＣＰＵの立ち上げ処理手順の一例を説明する
フローチャート、第７図はバス幅調整デバイスとＤＭＡ
ｌ１０デバイスとの接続関係を説明するブロック図、第
８図は、第３図（ａ）〜（ｈ〉の動作を説明するタイミ
ングヂャート、第９図（ａ）〜（ｃ）はこの発明に係る
情報処理装置におＣづるカーソル／ウィンド処理手順の
一例を説明するフローチャート、第１０図（ａ）、（ｂ
）はこの発明に係る情報処理装置におけるサブＣＰＵと
メインＣＰＵによるドラッギング処理手順の一例を説明
するフローチャート、第１１図（ａ）、（ｂ）はこの発
明に係る・トｌ報処理装置に４６けるポツプアップメニ
ュー表示処理手順の一例を説明するフローチャートであ
る。図中、９はサブＣＰＵ、１３はメモリコントローラ、１
４はアービタ、１６，３７．４０はバス幅調整デバイス
、３１はＤＲＡＭ、３２はＤＭＡＣ１３３はメイ、ンＣ
ＰＵ、３Ｂは５ＣＳＩインタフエースである。（ａ）サブＣＰＵカーソル表示プロセス第【（ｂ）サブＣＰ通信割込ツ（Ｃ）メインＣＰＵウィンドウ　書換えブ叶ス（ａ）第０図（ｂ）

Claims

【特許請求の範囲】

　システムバス上にＣＰＵとダイレクトメモリアクセス
コントローラが接続され、ダイレクトメモリアクセスコ
ントローラおよび前記ＣＰＵからの前記システムバスに
対するバス権要求をアービタが調停しながら前記ダイレ
クトメモリアクセスコントローラによる各ダイレクトメ
モリアクセスデバイスとのダイレクトメモリアクセスま
たはＣＰＵによる各ダイレクトメモリアクセスデバイス
間のアクセスを実行可能な情報処理装置において、リー
ドモディファイドライトモード中または出力バスからの
応答が存在し、かつ入力バスで読出しと書込みのモード
切換え時に出力のバスサイクルを一時中断しながらバス
サイクルを再開するバスサイクル制御手段を具備したこ
とを特徴とする情報処理装置。