JPH03181094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の高速化、高集積化に適した回
路に関するものであり、特にメモリセルの読出し、書き
込みを行うための制御回路に関するものである。

〔従来の技術〕

半導体メモリのうち、スタティックＲＡＭやダイナミッ
クＲＡＭ等の半導体メモリでアクセス時間を短縮するた
め、複数のメモリセルが接続されたデータ線対毎に、読
出し回路と書込み回路を分離して設ける方法が提案され
ている。このうち、スタティックＲＡＭに関しては、ア
イ・イー・イー・イー、ジャーナル　オブ　ソリッド−
ステート　サーキツツ　ボリューム　ニスシー１９（１
９８４年１０月）第５７２頁から第５７７頁（ＩＥＥＥ
、　Ｊｏｕｒｎａｌｏｆ　５ｏｌｉｄ−５ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ　。

Ｖｏｌｕｍｅ　ＳＣ−１９（Ｏｃｔｏｂｅｒ　１９８４
．　ｐｐ５７２５７７）に詳しく論じられている。

また、ダイナミックＲＡＭの場合についても、時開１１
ｒ１６３−６４６９０がある。第２図に、その特開昭６
３−６４６９０の第８図に開示されているダイナミック
ＲＡＭの分離型読出し、書込み回路とその関連回路を示
す。読出し回路、書き込み回路および列選択信号ＹＳ、
読出し、書き込み回路制御信号ｗｃ、ｗｃより構成され
るダイナミックＲＡＭのメモリセル周辺の回路を示す。

１は静電容量に電荷を蓄積する１トランジスタ、↓キャ
パシタのダイナミックＲＡＭのメモリセル、２は複数の
メモリセルから成るメモリセルアレーである１回路３は
プリチャージ回路であり、メモリセルを選択する前に、
予めデータ線ＤＬ、ＤＬの電位を基準電圧供給線ＨＶＣ
の電位に等しくしておく回路である。回路４はメモリセ
ル再書込み回路である。これは、交差結合したＣＭＯ８
回路の共通駆動線ＳＡＰとＳＡＮの電位を変化させ、メ
モリセルからデータ線に読出された微小な電位差を増幅
し、メモリセルに再書き込みを行うものである。前記プ
リチャージ回路３と前記再書込み回路４がＤＲ＾阿特有
の回路である。５は読出し用検出回路で、回路４が動作
してデータ線の電位が増幅される以前にデータ線の電位
差を検出し、センス出力線（読出し共通データ線）ＳＯ
，ＳＯに差動電圧信号あるいは差動電流信号を得るもの
である。６は書込み回路である。一般に共通駆動線ＳＡ
Ｐ、ＳＡＮは多数の回路４及びそれを介して多数のデー
タ線対を駆動するので応答が遅く、そのためデータ線電
位の回路４による増幅も遅れる。しかし読出し用検出回
路（以後、簡単に「読出し回路ｊと記す）５を設ければ
、以下に述べるように、増幅を待たずに、読出しを十分
に速く行うことができる。ただし、そのためにはＹＳ線
の選択をワード線の選択とほぼ同時刻に早め、また後段
に高感度のメインアンプを置く必要がある。

この回路の動作を説明する。メモリセルの選択はワード
線ＷＬを高電位にすることにより、また列の選択は列選
択信号ＹＳを高電位にすることにより行われる。まず、
読出し動作では、選択されたメモリセルからデータＭＤ
Ｌ、ＤＬに読出された微小な差動信号をＭＯＳトランジ
スタで構成した差動増幅器５で検出する。この差動増幅
器のＭＯ８電流源を列選択信号ＹＳの電位によりオン。

オフする。列選択信号ＹＳの位相はワード線より速くて
もメモリの誤動作は起こさない。各列毎に設けた差動増
幅器５のドレイン出力は複数の列で共通に接続され、セ
ンス出力ｓｏ、ｓｏとして後段回路に送られる。非選択
列の回路５は電流源がオフのため、非選択列のデータ線
信号はこのセンス出力に影響を与えない。

次に、書き込み動作では、列選択信号線ＹＳを高電位と
しさらに書き込み制御線ＷＣを高電位、ＷＣを低電位と
することにより、ＭＯＳトランジスタＭ１、Ｍ２をオン
させる。こうして共通データ線ＣＤ、ＣＤ上の書き込み
データを選択列のデータ線に転送し、選択メモリセルへ
書込みを行う。

以上の構成で大容量のメモリを実現しようとすると、デ
ータ線に接続されるメモリセル数が増して、データ線の
寄生容量が増大する。その結果、データ線対に生じる信
号電圧が減少し、速度の低下やＳ／Ｎ低下に伴う情報破
壊を生じる。これを防止するため、メモリセルアレーを
データ線方向に多数のサブアレーに分割し、各サブアレ
ー内で読出しと書込みを行う、いわゆる多分割データ線
方式（特開昭５７−１９８５９２）が提案されている。

しかし、大容量メモリで多分割データ線方式を用いると
サブアレーの数も増えるので、列選択信号ＹＳの負荷回
路である読出し回路５または書込み回路６の数が増し、
ＹＳ線の配線抵抗と配線容量による遅延時間が増大する
。そのため、読出しと書込み動作速度の低下の問題を生
じる６また、多分割データ線方式ではサブアレー毎に読
出し回路と書込み回路が存在するが、−組のＹデコーダ
からの列選択信号ＹＳだけでサブアレー毎の読出し回路
を駆動すると複数の読出し回路全てに電流が流れ、消費
電力が増大するという問題が生じる。

〔発明が解決しようとする課題〕

本発明の目的は、メモリが大容量化しても列選択信号線
ＹＳの寄生容量が増大するのを抑えるための回路、およ
び読出し回路に流れる消費電流の増大を抑えるための回
路を提供することにある。

〔課題を解決するための手段〕

」二記の目的を同時に達成するため、本発明では。

各サブアレー内の読出し回路、書込み回路の近傍にこれ
らの制御回路を設け、列選択信号ＹＳはこの制御回路の
ＭＯＳトランジスタのソースに接続する。こうして、少
数の選択されたサブアレーの読出し回路、書込み回路の
みを選択的に動作させる。

〔作用〕

列選択信号をＭＯ８Ｉ−ランジスタのソースに接続すれ
ば、これをＭＯＳトランジスタのゲートに入力するより
も列選択信号線ＹＳの寄生容量を減らすことができる。

これによってＹＳの立上り、立下り時間を短くすること
ができる。ＹＳ信号線とワード線をほぼ同時刻に選択で
きれば、再書込みでのデータ線増幅を待たずに、データ
線信号を検出し、後段回路を動作させることができるの
で、ＤＲＡＭのアクセス時間を約２０％（約Ｉｏｎｓ）
以上高速化することができる。

また、複数の読出し回路、書込み回路を選択的に動作さ
せるので、非選択状態にある多数の回路に流れる電流を
ゼロに抑えられ、チップ全体の消費電力を低減できる。

〔実施例〕

以下、本発明を実施例を用いて詳しく説明する。

なお、以下の実施例ではＤＲＡＭについて説明するが、
本発明は大容量のＳＲＡＭにも適用して同様の効果を発
揮できる。

本発明の原理的な実施例を第１図に示す。１はダイナミ
ックＲＡＭのメモリセル、２は複数のワード線と接続さ
れた１列のメモリセルアレーである。３はプリチャージ
回路、４は再書込み回路である。５は読出し回路、６は
書込み回路である。

以上のｌ’Ｇｉｌ路とその動作は第２図に示した従来例
と同しである。本発明の特徴は制御回路７，８を設けた
ことである。７は読出し回路の制御信号ＹＳＲの発生回
路、８は書込み回路の制御信号ＹＳＷの発生回路である
。この図は１列のデータ線対を示したものであるが、も
ちろんワード線に沿って横方向に複数のデータ線対が配
置される。多分割データ線方式では、以上の回路群２，
３，４，５゜６．７．８で１サブアレーを形成し、複数
個のサブアレーをＹＳ線に沿って配置する。

本実施例では、各サブアレー内の読出し回路と書込み回
路はＹＳ信号でなく、ｙｓ倍信号他の信号で論理動作を
行って作った読出し制御信号ＹＳＲと書込み制御信号Ｙ
ＳＷを受けて動作する。　ＹＳＲとＹＳＷは列選択信号
ＹＳ、読出し回路選択信号ＲＣ，書込み回路選択信号Ｗ
Ｃの論理動作によって作る。ＲＣ，ＷＣは読出し／書込
み命令と該サブアレーの選択、非選択情報が反映されて
おり、ＹＳ線と直交し、ワード線と平行に配置される。

読出し動作時には、ＹＳ、ＷＣ，ＲＣによって選択サブ
アレーのＹＳＲを高電位にする。非選択サブアレーのＹ
ＳＲと、すべてのサブアレーのＹＳＷは低電位のままと
する。こうして選択サブアレーの読出し回路の電流源Ｍ
ＯＳトランジスタＭ３がオン状態となるのでｌＭｏ５ト
ランジスタＭ１〜Ｍ３で構成した差動形の読出し回路は
データ線ＤＬ、ＤＬの電位差を検出してセンス出力ｓｏ
、ｓｏに差動電圧信号あるいは差動電流信号を出力する
。

書込み動作時には、ＹＳ、ＷＣ，ＲＣによって、選択サ
ブアレーのＹＳＷを高電位、ＹＳＲを低電位（あるいは
、高電位のままでもよい）にする。

このとき、共通データ線ＣＤ、ＣＤにある書込みデータ
は転送ＭＯＳトランジスタＭ４．Ｍ５を通してデータ線
ＤＬ、ＤＬに転送される。

本実施例の特徴は以下の通りである。ＹＳとＲＣにより
選択サブアレーで、かつ選択列の読出し回路のみを動作
させるので、多数の非選択サブアレーの読出し回路の電
流源ＭｏＳトランジスタはオフ状態であり、低消費電力
化が可能である。

また、読出し回路５は、再書込み回路４が動作してデー
タ線の電位が増幅される以前に、データ線の微小電位差
を検出してセンス出力ｓｏ、ｓｏに差動電圧あるいは電
流信号を得るので、後段にたとえばバイポーラを用いた
高感度のメインアンプと組合せれば、高速の読出しがで
きる。また、書込みの場合、書込みデータは共通データ
線ＣＤ。

ＣＤから各１個の転送ＭＯＳトランジスタを介してデー
タ線ＤＬ、ＤＬに転送されるので高速、確実に書込みを
行える。

第３図は第１図の実施例での制御信号ＹＳＲ発生回路７
、制御信号ＹＳＷ発生回路８を具体的に示した例である
。また第４図は第３図の動作を説明するためのタイミン
グ図である６回路７，８はＰチャネル、Ｎチャネル形の
両ＭＯＳトランジスタから成るＣＭＯＳインバータ回路
である。この回路のソースは列選択信号線ＹＳと接続さ
れる。

こうして、ＹＳ線の寄生容量は小さく、ＹＳ信号とそれ
によって駆動される回路の高速化が可能である。この理
由は、ＹＳ線の負荷容量が、多数の非選択の制御回路７
，８では、ＰＭＯＳトランジスタのソース接合容量だけ
で、Ｍ３．Ｍ４．Ｍ５のゲート容量が見えないからであ
る。１個または少数の選択サブアレーにあるＭ３．Ｍ４
．Ｍ５のゲート容量のみが追加される。一般に、ソース
／ドレインの接合容量はゲート容量に比べ約半分以下で
あるので、ｙｓｇの寄生容量は回路７，８のゲートに印
加する場合に比べ、約１７２となる。

次に、この回路の動作を第４図を用いて説明する。読出
しは、第４図（ａ）に示したようにサブアレーの選択信
号ＲＣを低電位、選択信号ＷＣを高電位にしておく０列
選択信号ＹＳが高電位になると回路７の出力ＹＳＲは高
電位となるので、読出し回路の電流源ＭＯＳトランジス
タＭ３はオン状態となり、データ、ｌ１ｔＤＬ、ＤＬの
電位差を検出する。一方１回路８の出力ＹＳＷは低電位
であるため、データ線ＤＬ、ＤＬと共通データ線ＣＤ。

ＣＤとは切り離されている。このため、読出しデータに
影響を与えない。

書込みは、第４図（ｂ）に示したように、ＲＣを低電位
（あるいは破線のように高電位のままでもよい）、ＷＣ
を低電位にしておき、列選択信号ＹＳを高電位にする。

この時、ＹＳＷは高電位になって転送ＭＯＳトランジス
タＭ４．Ｍ５がオン状態になるため、共通データ線の書
込みデータがデータ線ＤＬ、ＤＬに転送され書込みが行
われる。

この時、読出し回路は動作しても、しなくても書込み動
作には影響を与えない、なお（ｂ）のタイミング図では
ＹＳＷの切り替わりがＹＳによって決まるとしたが、Ｗ
Ｃの切り替わりによって律するようにすることも、もち
ろん可能である。この方がＹＳのタイミングを読出し、
書込みで変更する必要がなく１列デコーダ回路を単純化
できる。

さらに以上で説明した読出し命令とサブアレー選択を兼
ねた信号ＲＣはプリチャージ回路３の駆動信号ＰＣと共
用することも可能である。なぜならＰＣも選択サブアレ
ーではワード線選択前に低電位に下げるからである。そ
のときは、ＲＣ発生回路を新たに設ける必要はない。

第５図は本発明の別の実施例である。第５図では、読出
し回路のみ、第３図の回路構成と異なり、この他は同じ
である。第５図の読出し回路ではデータ線信号が入力さ
れるＭＯＳトランジスタと。

ＹＳＲ信号が入力されるＭＯＳトランジスタの配置関係
を逆転した。すなわち、ＭＯＳ）−ランジスタＭｌ、Ｍ
２は、センス出力線ｓｏ、ｓｏとデータ線の電位を検出
するトランジスタＭ３．Ｍ４のドレインとの転送ゲート
として働く、トランジスタＭｌ、Ｍ２は読出し回路制御
信号ＹＳＲによって制御される６本実施例の動作は第３
図の動作と同じであるが、第３図に比べ、ＹＳＲでトラ
ンジスタＭｌ、Ｍ２をオン、オフさせるので、５Ｏ９Ｓ
Ｏから多数の非選択データ線の容量が見えず、その寄生
容量を小さくでき、ｓｏ、ｓｏ線の応答をより高速化で
きる。

第６図は、第１図の実施例を具体的に多分割データ線方
式に適用した場合の一実施例である１本実施例はデータ
線を４分割した場合だが、さらに分割数が増すほど本発
明の効果が顕著となる。１はメモリセル、２はメモリセ
ルサブアレーの１つ、３はプリチャージ回路、４は再書
込み回路、５は読出し回路、６は書込み回路、７は読出
し回路５の制御信号発生回路、８は書込み回路６の制御
信号発生回路である。以上の２〜８でニブロック９を構
成する。また、ブロック９から１２は同じ回路構成であ
る。１３は列選択信号ＹＳを発生する列デコーダである
。この−組のＹデコーダ出力でブロック９から１２を制
御する。１４から１７は読出し回路の出力ＳＯｉ、ＳＯ
ｉ　（ｉ＝ｏ〜３）の信号を増幅するメインアンプであ
る。この出力Ｍ　ｏ　＝　Ｍ　ａは出力回路１８に入り
、最後にデータ出力Ｄｏｕｔとなる。これらのメインア
ンプや出力回路の具体構成は特開昭６１−１７０９９２
　、特開昭６２−１１７１９０に詳しい。

本実施例に示した多分割データ線方式の場合、列選択信
号ＹＳは１本であるが、読出し回路、書込み回路の選択
はＲＣｉ　（ｉ＝ｏ〜３）、ＷＣｉ（ｉ＝０〜３）とＹ
Ｓの論理動作によって行う。

ＹＳ線は第３図、第４図に示したように、制御信号発生
回路７，８のＭＯＳトランジスタのソースに入っている
。そのため、データ線の分割数が多数の場合でも、ＹＳ
線がＭＯＳトランジスタのゲートに入力する場合に比べ
てＹＳ線の寄生容量を小さくできる。従ってＹＳ信号の
高速化とＹＳ信号によって駆動される回路の高速化がで
きる。

次に、複数のサブアレーの動作について説明する。読出
しの場合、選択サブアレーでは１本のワード線が選択さ
れる。そのサブアレーの読出し回路は、ＹＳ、ＲＣｉ　
（ｉ＝ｏ〜３）によって選択されるので、メモリセルか
らデータ線への読出しデータは一組のセンス出力ＳＯｉ
、ＳＯｉに呪われる。一方、ワード線が選択されない多
数の非選択状態のサブアレーでは、そのサブアレーに接
続された読出し回路にも動作電流が流れない、従って、
読出し時のチつプ全体の消費電力を小さくすることがで
きる。

書込みの場合、１つの選択サブアレーの書込み回路がＹ
Ｓ、ＷＣｉによって選択され、共通データ線から書込み
データが書き込まれる。

第７図は第６図と同様にメモリセルアレーを４分割した
サブアレーから成っているが、メインアンプを１４の１
個にまとめたものである。第６図と同様、本実施例の読
出し動作は、ＲＣｉ、ＷＣｉ（ｉ＝ｏ〜３、あるいは、
サブアレー選択信号）によって、４個のサブアレーのう
ちから１個のサブアレーを選択するので、読出し回路の
低消費電力化が可能である。選択されたサブアレーの読
出し回路のみから電流出力を得るので、このように共通
のｓｏ、ｓｏにまとめることができる。また、第６図に
対してメインアンプが１個であるため、この回路のチッ
プ占有面積を小さくすることができる。なお、第６図、
第７図でのメインアンプエ４、出力回路１８については
特開昭６１−１７０９９２゜特開昭６２−１１７１９０
に開示された高速、高感度なバイポーラ、ＢｉＣＭＯ８
回路を用いれば、本発明の効果との相乗効果でメモリの
アクセス時間を一層高速化することができる。

第８図、第９図、第１０図は本発明の第５の実施例で、
あり、２列分のメモリセルピつチに対しプリチャージ回
路、再書込み回路、読出し回路。

書込み回路、読出し回路・書込み回路の制御回路を１列
設けるものである。

第８図はその回路図、第９図、第１０図はそれぞれ読出
しサイクル、書込みサイクルの動作タイミング図である
１本実施例では第１図、第２図〜第７図での読出し回路
の選択信号ＲＣＩをプリチャージ回路駆動信号ＰＣ１で
共用する。ここで、Ａ１はメモリセルだけのサブアレー
　１はメモリセル、３はプリチャージ回路、４は再書込
み回路。

５は読出し回路、６は書込み回路、７は読出し回路の制
御信号ＹＳＲ発生回路、８は書込み回路の制御信号ＹＳ
Ｗ発生回路である。１９．２０はこれらをまとめたセン
ス増幅部である。Ｍｌｌｌ。

Ｍ１１２とＭ２Ｏ１，Ｍ２Ｏ２はサブアレーＡ１のデー
タ線Ｄｉ、Ｄｉ、Ｄ２．Ｄ２と上、下のセンス増幅部工
９．２０内のデータ線Ｄｉ’　、Ｄｉ’あるいはＤ２’
　、Ｄ２’　との接続を制御するスイッチＭＯ５である
。同様のスイッチＭＯ８Ｍｌｏｌ。

Ｍ１Ｏ２がセンス増幅部１９の上側にも存在し。

図示されていない上側のメモリサブアレーとの接続を制
御する。

本実施例では、サブアレーの上下両側に１９゜２０のセ
ンス増幅部が交互に配置された形である。

この交互配置はメモリセルのデータ線ピッチが小さく、
ｌデータ線対のピッチの中にセンス増幅部が入らないか
らである。したがって、サブアレーＡ１のワード線ＷＬ
１２上のメモリセルに対して読出し、書込みを行うため
には、センス増幅部１９．２０を両方動作させなければ
ならない。このためにＭｌｌｌ、Ｍ１１２とＭ２Ｏ１，
Ｍ２Ｏ２をオンし、ＭＩＯＩ、Ｍ１Ｏ２をオフさせる。

読出し動作について第９図を用いて説明する。

以下簡単のため、データ線Ｄ１上のメモリセル１に関す
る動作について説明するが、データ線Ｄ２゜Ｄ２に接続
されるメモリセルについても同じである。まず、サブア
レーＡｌを選択した場合、ＭＯＳスイッチＭｉｌｌ、Ｍ
１１２．Ｍ２Ｏ１，Ｍ２Ｏ２をオン、ＭＩＯＩ、Ｍ１Ｏ
２をオフにしておかなければならないので、ＭＯＳスイ
ッチ選択信号５ＨＩＩ、５Ｈ２０は高電位、５ＨＩＯは
低電位にしておく０次に、プリチャージ回路駆動信号Ｐ
ＣＩを高電位から低電位にすることによって、データ線
をＨＶＣの電圧にプリチャージした状態で高インピーダ
ンスにする。そして、ワード線ＷＬ１２を低電位から高
電位（メモリセルの転送ＭＯＳトランジスタをオンする
のに充分高い電圧）にしてメモリセルの電荷をデータ線
に読出す。その後、再書込み回路４の駆動信号５ＡＰＩ
、５ＡＮＩを駆動して、データ線］二の電位差信号を電
源電圧あるいはそれに近い振幅まで増幅する。なお、図
中には、メモリセルからの高電位“ｌ”の情報が読出さ
れた場合を示した。

読出し回路の制御信号ＹＳＲは列選択信号ＹＳｉ（ｉ　
＝　Ｏ−ｎ　）とＰＣＩとの論理動作で作る。本実施例
の場合、ＰＣｌが低電位の時はＹＳｉの立上り（立ち下
がり）とほぼ同時にＹＳＲが立ち上がる（立ち下がる）
、ＹＳＲのタイミングは２通り考えられる。１つは、第
９図の破線で示したように、データ線の電位を増幅した
後にＹＳＲを低電位から高電位にしてセンス出力線５ｏ
−１，ＳＱＬに電流差信号を得る方法である。もう１つ
は、ＹＳＲの実線で示すようにワード線ＷＬ１２とほぼ
同じタイミングで立上げることによって、メモリセルか
らの読出し情報を再書込み回路による増幅を待たずに検
出して読出し共通データ線ＳＱＬ。

ＳＯｌに差動信号を得る方法である。後者の方が高速動
作に適するがＳＯｌ、ＳＱＬの後段回路は信号量が小さ
いので高感度のメインアンプでなければならない、なお
、上記読出し動作では書込み回路の選択信号ＷＣＩはＰ
ＣＩと共用せず高電位とし、ＹＳＷは低電位のままとす
る。

次に、書込み動作について第１０図のタイミング図を用
いて説明する。プリチャージ回路、ワード線ＷＬ１２．
センス増幅器駆動信号５ＡＰＩ。

５ＡＮＩは読出し動作と同じである。

書込み回路を制御するＹＳＷ信号は書込み回路の選択信
号ＷＣＩとＹＳｉとの論理動作により、回路７で発生す
る。ＹＳｉの切り換えタイミングは読出し時も書込み時
も変わらない方が列デコーダを単純化できる。本実施例
の場合のように、ＹＳＷの立上がり（立下がり）はＷＣ
Ｉの立下り（立上り）から決められる。なお、この場合
も、ＹＳＷのタイミングとして２通りの方法がある。

１つは、図中の破線で示したように、再書込み回路が動
作してデータ線Ｄｉ、Ｄｉの電位が増幅された後、ＹＳ
Ｗを選択する場合であり、もう一つは実線で示したよう
に再書込み動作を待たずにＹＳＷの電位を低電位から高
電位にして、共通データ線Ｃ：Ｄ１．ＣＤＩのデータを
書き込む場合である。このＹＳＷのタイミングはＹＳｉ
でとってもよいが、ＷＣｌで行うこともできる。後者の
方がＹＳｉは読出しと書込みでタイミングを変える必要
が無く、ＹＳｉの高速化、すなわち読出しの高速化がで
きる。このとき、ワード線が選択されても書き込みたく
ないデータ線Ｄ２．Ｄ２では書込み回路（第８図では省
Ｉｆｔ）が動作せず、再書込みが行なわれるだけである
。

以上のように、読出し回路の選択信号ＲＣＩをＰＣＩで
代用することによって、ＲＣＩ線とＲＣＩ発生回路を特
に必要としないので配線、回路を少なくすることができ
るという利点がある。

第１１図は第８図のメモリセルサブアレーとセンス増幅
部を組合せてメモリアレー全体を構成したものである。

第１２図、１３図はそれぞれ、読出し、書込みサイクル
における上記回路の動作タイミング図である。本実施例
はメモリセルアレーを４つに分割した多分割データ線方
式に本発明を適用したものであり、第８図と同様に読出
し回路の選択信号ＲＣｉの代わりにプリチャージ回路駆
動信号ＰＣｉを用いた例である。

第１１図において、４は再書込み回路、３はプリチャー
ジ回路、５，７は読出し回路と制御信号ＹＳＲ発生回路
、６，８は書込み回路と制御信号ＹＳＷ発生回路をそれ
ぞれ示している。そして。

１９〜２２は各々上記３〜８の回路群とＭＯＳスイッチ
から構成されているセンス増幅部である。

１３は列デコーダ、１４，１５，１６，１７゜１７１は
センス出力をＳＯｉ、ＳＯｉ　　（ｉ＝ｏ〜４）を増幅
、選択するメインアンプ部、１８はＥＣＬまたはＴＴＬ
等の外部インタフェースを合わせるための出力回路、で
ある。また、ＡＯ〜Ａ３はメモリセルだけのサブアレー
である。

第１１図のように、サブアレーのデータ線とセンス増幅
部はＭＯＳスイッチを介してつながる。

センス増幅部はサブアレーの上下にサブアレーと交互に
配置されている。これは第８図でも説明したようにデー
タ線の配線ピッチが小さくなり２本のデータ線のピッチ
内にセンス増幅部の回路を配置することが困難なためで
ある。

第１１図の実施例の動作について以下説明する。

まず、読出し動作について第１２図を用いて説明する。

今、第１１図の４個のサブアレーＡＯ−Ａ３のうちＡｌ
を選択、他のＡＯ，Ａ２．Ａ３は非選択の状態とする。

このとき、サブアレーＡＩのメモリセル１００，１０１
の情報を読出すため、サブアレー内のデータ線Ｄｉ、Ｄ
ｉ、Ｄ２．Ｄ２とセンス増幅部２０．２１内のデータ線
Ｄ１′Ｄｉ’　と０２’　、Ｄ２’とを接続するため、
ＭＯＳスイッチ駆動信号５ＨＩＩ、５Ｈ２０は高電位の
ままにしておく、一方、非選択のサブアレーＡＯ。

Ａ２と活性化されるセンス増幅部２０．２１とを切離す
ために５ＨＩＯ，５Ｈ２１を低電位にしてＭＯＳスイッ
チをオフにする。、５ＨＣ）１，５Ｈ４０は高電位、低
電位のどちらでもよいが、高電位のままにした方が充放
電電流を節約できる。

次に選択サブアレーＡ１と関係するセンス増幅部２０．
２１のプリチャージ信号Ｐｃｔ、ＰＣ２を高電位から低
電位にしてデータ線とプリチャージ電圧ＡＩＡＨＶＣと
を切り離す、このときサブアレーＡｌとセンス増幅部２
０．２１内のデータ線はＨＶＣの電圧にプリチャージさ
れたまま高インピーダンス状態になる。この後に、ワー
ド線ＷＬ１２を低電位から高電位（この電位はメモリセ
ルの転送ＭＯＳトランジスタをオンするのに十分高い電
位である。）に立上げてメモリセルの電荷をデータ線Ｄ
ｌ、Ｄｉ、Ｄ２．Ｄ２にこ読出す、なお、図中にはメモ
リセル１００．１０１から高電位１（Ｉ　１１の情報が
読出された場合を示した。この後、駆動信号５ＡＰ１．
５ＡＮ１．５ＡＰ２．５ＡＮ２は再書込み回路４を駆動
する０回路４はデータ線Ｄｉ、Ｄｉ、Ｄ２．Ｄ２の電位
差を検出して、これらのデータ線を高電位、低電位の論
理振幅まで増幅する。

列選択信号ＹＳＯ（ｉ＝ｏ〜ｎのうちの１本）はワード
線ＷＬ１２とほぼ同時に低電位から高電位に立ち上がる
。読出し回路の制御信号ＹＳＲはＹＳＲ発生回路におい
てＹＳＯとＰＣｉ　（読出し回路選択信号ＲＣｉの働き
をする。）との論理動作の結果であるので、ＹＳＲ信号
はＹＳＯに従って立ち上がる。ＹＳＲが高電位になると
センス増幅部２０．２１内の読出し回路５はデータ線Ｄ
１゜Ｄｉ、Ｄ２．Ｄ２の電位差を検出してセンス出力線
ＳＱＬ、ＳＱＬ、ＳＯ２，ＳＯ２に電流差信号を出力す
る。ＳＱＬ、ＳＱＬ、ＳＯ２，ＳＯ２は後段の高速、高
感度のメインアンプ１５．１６で増幅されると同時にＳ
ＱＬ、ＳＱＬと、ＳＯ２゜ＳＯ２の２対の信号のうち１
対が選択され、出力回路１８を通して出力信号Ｄ　ｏｕ
ｔを得る。１４゜１５．１６，１７．１７１は５個のセ
ンス増幅部に対応するメインアンプである。この回路を
バイポーラカレントスイッチで構威しその電流源をサブ
アレー選択信号で制御すれば５個のうち１個だけに電流
が流れ、所望の選択機能と低電力化を同時に実現できる
。

次に書込み動作について第１３図を用いて説明する。読
出し動作時と同じサブアレーＡ１が選択。

ＡＯ１Ａ２．Ａ３が非選択状態にあるものとする。

スイッチＭＯ８制御信号５ＨＩＯ，５Ｈ２１や。

５ＨＩＮ、５Ｈ２０は読呂し動作時と同じである。

また、プリチャージ回路駆動信号ＰＣＩ、ＰＣ２゜ワー
ド線ＷＬ１２、再書込み回路駆動信号５ＡＰＩ。

５ＡＮＩ、５ＡＰ２，５ＡＮ２も読出し動作と同じであ
る。

いま２つの連続サイクルでメモリセル１００゜１０１に
書き込む場合を考える。こめ場合には書込み回路の選択
信号ＷＣＩ、ＷＣ２を読出し動作と同様に、プリチャー
ジ回路駆動信号Ｐｃｔ。

ＰＯ２と共用することはできない、この理由はメモリサ
ブアレーの上下にあるセンス増幅部を選択し再書込みを
行うが、１サイクルで書き込みたいのはサブアレーの上
または下だけだからである。

ＷＣＩ、ＷＯ２とＰＣＩ、ＰＯ２とを共用すると以下の
不都合を生じる。ＹＳＯが立ち上がると同時にセンス増
幅部２０．２１内の書込み回路が同時に動作し、メモリ
セル１００，１０１に同時に書き込もうとする。ところ
がセンス増幅部２０の書込み回路ではＣＤＩ、ＣＤＩに
所望の確定データがあるが、センス増幅部２１の書込み
回路ではＣＤ２．ＣＤ２に不確定のデータしかないので
メモリセル１０１に不確定のデータが書込まれてしまう
。

従って、書込み回路選択信号ＷＣｉ（ｉ＝１゜２）はＰ
Ｃｉ（ｉ＝１．２）と共用することができない、ただし
１サイクルで２ビツト（セル１００゜１０１）以上の同
時書込みを行う場合は書込み回路選択信号ＷＣｉ　（ｉ
＝１．２）はＰＣｉ　（ｉ＝ｌ、２）と共用することが
できる。この場合にはＣＤＩ、ＣＤＩ、ＣＤ２．ＣＤ２
の両方に有効データがあるよう周辺回路を制御する必要
がある。

なお、読出し回路を選択的に動作させることによって非
選択の読出し回路に流れる電流を抑えることができるし
、さらにＹＳ線を制御信号ＹＳＲ発生回路、ＹＳＷ発生
回路のＭＯＳトランジスタのソースに接続することによ
ってＹＳ線の寄生容量を低減してこれまでの実施例と同
様の高速化、低電力化の効果がある。

本発明はＴＴＬ、ＥＣＬインタフェースいずれの場合に
も使用できる。ＥＣＬインターフェースの場合に本発明
を適用した例を第１４図に示す。

第１１図の高感度メインアンプ１４，１５．１６゜１７
．１７１および、出力回路１８の具体例を特開平１−６
６１２８に開示されている例で説明する。第１４図は、
ＥＣＬインターフェース出力回路の構成例、第１５図は
その読出し時の動作を説明する図である。

第１４図の破線で示すように出力回路系は便宜上３個の
回路ブロックＭＡＬ、ＭＡ２．ＯＢに分けられる。なお
、ＭＡＬが第１１図の高感度メインアンプ１４，１５．
１６，１７，１７１のそれぞれを、ＭＡ２．ＯＢが出力
回路１８を示す、バイポーラを主体にした回路は３Ｖ以
上の電源電圧を必要とするので、ＶＥＨの電源電圧を印
加する。

ＭＡＬではメモリセル読出し回路からの出力線ｓｏ、ｓ
ｏを入力とし電流電圧変換回路とバイポーラ差動増幅回
路を経て出力ＭＯ，ＭＯを取り出す、ｓｏ、ｓｏにはデ
ータ線の信号電圧に応じた電流信号が現われる。　Ｑｔ
〜Ｑ４＋　Ｒｉｍ　Ｒｚ＋　ＤｌｌＤａ、Ｉｓ〜Ｉａの
回路ではこの電流信号を電圧に変換する＊　Ｑｚ、Ｑｔ
のベースには定電圧Ｖａ　（例えば、−Ｏ，８Ｖ）が印
加され、ＶＢＨの値が電流量にあまりよらないことを利
用してｓｏ、ｓｏの電圧変動を抑えている。これによっ
て、ｓｏ、ｓｏの寄生容量による遅延を小さくしている
＠　ＱＩＩｐ　ＱｓｓＭｌは差動増幅回路であり、これ
を活性化させるか否かはＧＥ、ＷＥ　（書込み活性化信
号）とアドレス入力から発生したφ阿＾ｊによりどのサ
ブアレーからの情報を後段に伝えるかを選択する。メモ
リセルのワード線や列選択信号を選択したままφＭＡＪ
だけを切り換えることにより、複数のメモリセルからの
データを高速で切り換える、いわゆるスタティック動作
も可能である。ＭＯ，ＭＯにはやはり電流信号が現われ
る。

ＭＡ２ではこれをＭＡＬと同様に電圧信号に変換しＤｏ
、Ｄｏを取り出す、ＭＡＺ内にある破線で囲んだＱｅｔ
　Ｑｘｏ、　Ｍ２はラッチ回路であり、信号φＬを高電
位にすることによりメモリセルからの読出しデータを保
持する。ＤＲＡＭセルの再書き込み動作、あるいはプリ
チャージ動作の期間でもＤ　ｏｕｔに読出しデータを出
し続けることができる。このラッチ回路はブロックＭＡ
Ｌ内に設けてもよい、この場合ＭＯ，ＭＯがベース入力
で。

ＳＯ，ＳＯがコレクタ出力となる。ＤＲＡＭセルの再書
き込み動作、あるいはプリチャージ動作の期間でも、φ
ＭＡＪだけを切り換えることにより、スタティック動作
も可能である。

ブロックＯＢはＱ７のエミッタよりＤｏｕＴを取り出す
、φｏＦ！は待機時あるいは書込みサイクルにおいてＱ
ＩＩ！ｌをオンさせＤＯＵＴを低電位に固定するためで
ある。

第１５図は上記スタティックカラム動作を含めた読出し
動作説明図である。　Ｇ　Ｅ　、　ＯＥ　、　Ｉ”−ｘ
ｋ。

Ａｙｈ、　Ａ２には外部入力信号である。ＧＥはチップ
イネーブル信号、ＯＥはアウトプットイネーブル信号で
低電位のときのＤ　ＯＵＴに有効なデータを出すａ　Ａ
ｘｈはワード系アドレス信号群、Ａｙｂは列選択系アド
レス信号群、Ａｚｍはφ阿＾、を切り換えるためのアド
レス信号群である。ＧＥ、ＯＥが低電位の期間にＡｚｈ
だけを切り換え、スタティックカラム動作を行なう、こ
のスタティックカラム動作は、第１４図に述べたように
１個の選択サブアレーの上下両側のセンス増幅部内の読
出し回路からの出力を切り換えれば、２ビツトのスタテ
ィックカラム動作となる。さらに、１サイクルで選択さ
れるサブアレー数を増加させれば、４ビツトのスタティ
ックカラム動作も可能となる。この場合アドレスＡｚｈ
の本数は２本以上必要になる。また、ＧＥが高電位のプ
リチャージ期間になっても、ＯＥが低電位であればＤＯ
ＵＴに有効なデータを出す。

なお、第１４図では省略したが、ｓｏ、ｓｏ。

ＭＯ，ＭＯ，Ｄｏ、Ｄｏは寄生容量が大きいので高速の
連続サイクル動作では前サイクルのＨ歴でアクセス時間
に影響することがある。この場合これらの差動信号ライ
ンにイコライザ用のイコライザ用のＭＯＳトランジスタ
を設は待機期間に同電位にするとよい。

〔発明の効果〕

本発明によれば、複数のサブアレーに属する読出し、書
込み回路を選択的に動作させ、選択回路のみに電流が流
れ、非選択状態の多数の回路には電流は流れないように
できるので、低消費電力化の効果がある。

また、列選択信号線ＹＳの寄生容量を小さく出きるので
、列選択信号の立上り、立下がり速度を高速にすること
ができる。したがって、この列選択信号によって、駆動
される回路の高速化ができるという効果がある。

そして、書込み時の列選択信号ＹＳｉをワード線と同じ
タイミングで立ち上げることによって高速に書込みを行
うことができる。

本発明はＴＴＬ、ＥＣＬインタフェースいずれの場合に
も使用できる。また、実施例ではＤＲＡＭだけに適用し
たが、本発明はＳＲＡＭにも適用し同様の効果を発揮で
きる。

【図面の簡単な説明】

第１図は本発明の概念を示す第１の実施例を示す図、第
２図は従来例を示す図、第３図、第４図及び第５図は本
発明の具体例を示す第２の実施例とその変形例を示す図
、第６図は本発明の第３の実施例を示す図、第７図は第
４の実施例を示す図、第８図〜第１０図は第５の実施例
を示す図、第１１図〜第１３図は第６の実施例を示す図
、第１４図、第１５図は第１１図におけるメインアンプ
と出力回路の具体例を示す図である。 １．１００，１０１・・・メモリセル、２・・・メモリ
セルサブアレー、３・・・プリチャージ回路、４・・・
再書込み回路、５・・・読出し回路、６・・・書込み回
路、７・・・読出し回路の制御信号発生回路、８・・・
書込み回路の制御信号発生回路、１１４，１５．１６゜
１７，１７１・・・主増幅器（メインアンプ）、１８・
・・出力回路、ＶＥピ・・・電源電圧、ＷＬ、ＷＬ１２
゜ＰＣ，ＰＣｉ・・・プリチャージ回路駆動信号線、Ｈ
Ｖ　Ｃ・・プリチャージ電圧供給線、ＳＡＰ、ＳＡＮ・
・再書込み回路駆動線、ＲＣ，ＲＣｉ・・読出し回路選
択信号線、ＷＣ，ＷＣｉ・・・書込み回路選択信号線、
ＹＳ・・・列選択信号線、ＹＳＲ，ＹＳＲｉ・・・読出
し回路制御信号線、ＹＳＷ・・・書込み回路制御し共通
データ線、ＣＥ・・・チップイネーブル信号、ＯＥ・・
・アウトプットイネーブル信号、Ａｘｌ・・ワード系ア
ドレス信号群、Ａ、１・・は列選択系アドレス信号群、
Ａｚｌ・・φＭＡＪ　を切り換えるためのアドレス信号
群、φＭＡＪ・・・メインアンプ活性化信号、ＭＯ，Ｍ
Ｏ・・・メインアンプ出力線、φし・・・ラッチ回路駆
動信号。 第 呂 躬 ＹＳ 冨 目 不 ４ 図 （０−） シＬ主しブイフル Ｃ ７５ｗ　　　　　　　　　　　　　　　　　　　イｔ（
−イＬ冨 図 り 図 イ０〜〆３ ７・′イ、了；７′ニフ 冨 ♂ ３ 薗 ＶＪ　ｑ　回 麟１出しすイフ１し ５Ｈ１０，−Ａ−一一一一一一−ｆ−一　高電佳ＳＨ／
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１／、　５Ｈ２１１ 高電仕 ｗｃｏ　−ｗｃ４ 高定イｉ 第 ３ 図 １仏　みサイ７ル セル！／ρ書込刃 １ニノＬ／ｌ）／書込ｐ７ 冨 ５ 図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレーをデータ線方向で複数のサブアレ
   ーに分割し、各サブアレー毎に複数のメモリセルが接続
   されたデータ線対と、複数のデータ線対毎に設けた読出
   し用共通データ線対および書込み用共通データ線対と、
   各データ線対を入力とし読出し用共通データ線対を出力
   とする差動の読出し回路と、書込み用共通データ線対か
   らデータ線対へ書込みデータを転送する書込み回路と、
   前記読出し回路と前記書込み回路の制御信号発生回路を
   有し、さらに複数のサブアレーで共用する列選択用デコ
   ーダ回路を有する半導体記憶装置において、前記読出し
   回路と前記書込み回路は列選択用デコーダ回路出力を入
   力の一部とする制御信号発生回路の出力により制御する
   ことを特徴とする半導体記憶装置。 ２、該制御信号発生回路は該読出し回路と該書込み回路
   の近傍に設け、列選択用デコーダからの信号とサブアレ
   ー選択信号との論理をとり、この出力で該読出し回路と
   該書込み回路を制御することを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置