JPH05120876A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05120876A JPH05120876A JP3282773A JP28277391A JPH05120876A JP H05120876 A JPH05120876 A JP H05120876A JP 3282773 A JP3282773 A JP 3282773A JP 28277391 A JP28277391 A JP 28277391A JP H05120876 A JPH05120876 A JP H05120876A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- data
- write
- memory cell
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 Ｉ／Ｏ分離方式のＤＲＡＭにおいて、データ
読出しのためのコラム選択線ＲＣＳＬとデータ書込みの
ためのコラム選択線ＷＣＳＬとが互いに独立に設けら
れ、かつ、各メモリセルアレイブロックＭＡごとに対応
して、対応するメモリセルアレイＭＡが非選択状態のと
きに、このメモリセルアレイブロックＭＡに対応する読
出しデータ線対ＷＤＢ，／ＷＤＢを、イコライズ回路Ｅ
Ｑによってイコライズされたビット線ＢＬ，／ＢＬの電
位と同じ電位Ｖｂｌにプリチャージするための回路ＷＤ
Ｐが設けられる。 【効果】 各ビット線対ＢＬ，／ＢＬに書込み選択用の
トランジスタを設けなくても、データ読出し時およびデ
ータ書込み時のいずれにおいても、選択されないメモリ
セルアレイブロックＭＡに対応して設けられた書込みデ
ータ線対ＷＤＢ，／ＷＤＢとイコライズ回路ＥＱとの間
に流れる電流は生じない。
読出しのためのコラム選択線ＲＣＳＬとデータ書込みの
ためのコラム選択線ＷＣＳＬとが互いに独立に設けら
れ、かつ、各メモリセルアレイブロックＭＡごとに対応
して、対応するメモリセルアレイＭＡが非選択状態のと
きに、このメモリセルアレイブロックＭＡに対応する読
出しデータ線対ＷＤＢ，／ＷＤＢを、イコライズ回路Ｅ
Ｑによってイコライズされたビット線ＢＬ，／ＢＬの電
位と同じ電位Ｖｂｌにプリチャージするための回路ＷＤ
Ｐが設けられる。 【効果】 各ビット線対ＢＬ，／ＢＬに書込み選択用の
トランジスタを設けなくても、データ読出し時およびデ
ータ書込み時のいずれにおいても、選択されないメモリ
セルアレイブロックＭＡに対応して設けられた書込みデ
ータ線対ＷＤＢ，／ＷＤＢとイコライズ回路ＥＱとの間
に流れる電流は生じない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、データ読出し用のデータ線とデータ書込み用
のデータ線とが別々に設けられた半導体記憶装置に関す
る。
し、特に、データ読出し用のデータ線とデータ書込み用
のデータ線とが別々に設けられた半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）は、ＳＲＡＭ（スタティックランダムアクセ
スメモリ）等に比べ、記憶容量の向上を図りやすい一
方、データ読出しおよびデータ書込みに要する時間が比
較的長い。
スメモリ）は、ＳＲＡＭ（スタティックランダムアクセ
スメモリ）等に比べ、記憶容量の向上を図りやすい一
方、データ読出しおよびデータ書込みに要する時間が比
較的長い。
【０００３】そこで、様々な方向からＤＲＡＭにおける
アクセス時間の短縮が図られてきた。１つの方向は、半
導体集積回路装置のプロセス技術の進歩による、ＤＲＡ
Ｍ内のトランジスタの高性能化や、ＤＲＡＭ内の配線の
信号遅延時間の短縮などの、ＤＲＡＭの構成素子そのも
のの特性の向上である。もう１つの方向は、半導体集積
回路装置の設計技術による、ＤＲＡＭの回路構成の改良
である。
アクセス時間の短縮が図られてきた。１つの方向は、半
導体集積回路装置のプロセス技術の進歩による、ＤＲＡ
Ｍ内のトランジスタの高性能化や、ＤＲＡＭ内の配線の
信号遅延時間の短縮などの、ＤＲＡＭの構成素子そのも
のの特性の向上である。もう１つの方向は、半導体集積
回路装置の設計技術による、ＤＲＡＭの回路構成の改良
である。
【０００４】現在のところ、ＤＲＡＭにおけるアクセス
時間の短縮は、前者の方向から主に実現されてきた。し
かしながら、近年、後者の方向からＤＲＡＭにおけるア
クセス時間を画期的に短縮することも試みられている。
時間の短縮は、前者の方向から主に実現されてきた。し
かしながら、近年、後者の方向からＤＲＡＭにおけるア
クセス時間を画期的に短縮することも試みられている。
【０００５】この試みは、従来のＤＲＡＭにおいてアク
セス時間の短縮化を阻害する大きな原因が、「データ読
出し時に、データを読出されるべきメモリセルに接続さ
れたワード線を活性化してからすぐにセンスアンプを動
作させることができない」ことである点に着目したもの
である。以下、この試みについて図７ないし図１１を参
照しながら具体的に説明する。
セス時間の短縮化を阻害する大きな原因が、「データ読
出し時に、データを読出されるべきメモリセルに接続さ
れたワード線を活性化してからすぐにセンスアンプを動
作させることができない」ことである点に着目したもの
である。以下、この試みについて図７ないし図１１を参
照しながら具体的に説明する。
【０００６】図７は、このような試みがなされていない
従来のＤＲＡＭの主要部分の構成を示す回路図である。
従来のＤＲＡＭの主要部分の構成を示す回路図である。
【０００７】図７を参照して、メモリセルアレイブロッ
クＭＡは、行方向および列方向にマトリクス状に配列さ
れたメモリセルＭＣと、各メモリセル行に対応して設け
られたワード線ＷＬと、各メモリセル列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。
クＭＡは、行方向および列方向にマトリクス状に配列さ
れたメモリセルＭＣと、各メモリセル行に対応して設け
られたワード線ＷＬと、各メモリセル列に対応して設け
られたビット線対ＢＬ，／ＢＬとを含む。
【０００８】各メモリセルＭＣは、対応するワード線Ｗ
Ｌに接続されるゲートを有するＮチャネルＭＯＳトラン
ジスタ１００と、キャパシタ２００とによって構成され
る。トランジスタ１００とキャパシタ２００とは、対応
するビット線対を構成する２本のビット線ＢＬおよび／
ＢＬのうちのいずれか一方と、低電位Ｖｓｇを供給する
セルプレートとの間に互いに直列に接続される。
Ｌに接続されるゲートを有するＮチャネルＭＯＳトラン
ジスタ１００と、キャパシタ２００とによって構成され
る。トランジスタ１００とキャパシタ２００とは、対応
するビット線対を構成する２本のビット線ＢＬおよび／
ＢＬのうちのいずれか一方と、低電位Ｖｓｇを供給する
セルプレートとの間に互いに直列に接続される。
【０００９】データ書込み時およびデータ読出し時に
は、いずれか一本のワード線ＷＬにハイレベルの電位
（電源電位Ｖｃｃ程度）が付与される。これによって、
この１本のワード線ＷＬに接続されたすべてのメモリセ
ルＭＣにおいて、トランジスタ１００がＯＮ状態となっ
て、キャパシタ２００が対応するビット線ＢＬまたは／
ＢＬに電気的に接続される。
は、いずれか一本のワード線ＷＬにハイレベルの電位
（電源電位Ｖｃｃ程度）が付与される。これによって、
この１本のワード線ＷＬに接続されたすべてのメモリセ
ルＭＣにおいて、トランジスタ１００がＯＮ状態となっ
て、キャパシタ２００が対応するビット線ＢＬまたは／
ＢＬに電気的に接続される。
【００１０】各ビット線対を構成する２本のビット線Ｂ
Ｌおよび／ＢＬ間には、センスアンプＳＡと、ビット線
イコライズ回路ＥＱとが接続される。
Ｌおよび／ＢＬ間には、センスアンプＳＡと、ビット線
イコライズ回路ＥＱとが接続される。
【００１１】各センスアンプＳＡは、２本の信号線３６
０および３７０間に接続される、２つのＰチャネルＭＯ
Ｓトランジスタ３００および３１０と、２つのＮチャネ
ルＭＯＳトランジスタ３２０および３３０とを含む。ト
ランジスタ３００および３２０と、トランジスタ３１０
および３３０とはそれぞれ、信号線３６０および３７０
間に互いに直列に接続される。トランジスタ３００およ
び３２０の接続点は、対応するビット線対を構成する２
本のビット線のうちの一方ＢＬとトランジスタ３１０お
よび３３０のゲートに接続される。同様に、トランジス
タ３１０および３３０の接続点は、他方のビット線／Ｂ
Ｌと、トランジスタ３００および３２０のゲートに接続
される。
０および３７０間に接続される、２つのＰチャネルＭＯ
Ｓトランジスタ３００および３１０と、２つのＮチャネ
ルＭＯＳトランジスタ３２０および３３０とを含む。ト
ランジスタ３００および３２０と、トランジスタ３１０
および３３０とはそれぞれ、信号線３６０および３７０
間に互いに直列に接続される。トランジスタ３００およ
び３２０の接続点は、対応するビット線対を構成する２
本のビット線のうちの一方ＢＬとトランジスタ３１０お
よび３３０のゲートに接続される。同様に、トランジス
タ３１０および３３０の接続点は、他方のビット線／Ｂ
Ｌと、トランジスタ３００および３２０のゲートに接続
される。
【００１２】したがって、各センスアンプＳＡは、信号
線３６０および３７０にそれぞれ電源電位Ｖｃｃおよび
ローレベルに対応する接地電位Ｖｓｓを供給されている
期間活性化されて、対応する２本のビット線ＢＬおよび
／ＢＬ間の電位差を増幅する差動増幅器および、対応す
る２本のビット線ＢＬおよび／ＢＬの電位をトランジス
タ３００および３２０の接続点と、トランジスタ３１０
および３３０の接続点とにそれぞれラッチする一時記憶
回路として動作する。
線３６０および３７０にそれぞれ電源電位Ｖｃｃおよび
ローレベルに対応する接地電位Ｖｓｓを供給されている
期間活性化されて、対応する２本のビット線ＢＬおよび
／ＢＬ間の電位差を増幅する差動増幅器および、対応す
る２本のビット線ＢＬおよび／ＢＬの電位をトランジス
タ３００および３２０の接続点と、トランジスタ３１０
および３３０の接続点とにそれぞれラッチする一時記憶
回路として動作する。
【００１３】各ビット線イコライズ回路ＥＱは、対応す
るビット線対を構成する２本のビット線ＢＬおよび／Ｂ
Ｌ間に互いに直列に接続されるＮチャネルＭＯＳトラン
ジスタ４００および４１０を含む。すべてのイコライズ
回路ＥＱ内のトランジスタ４００および４１０のゲート
には、イコライズ制御信号φＥＱが共通に付与される。
各イコライズ回路ＥＱにおいて、トランジスタ４００お
よび４１０の接続点には、電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの中間電位Ｖｂ１（＝Ｖｃｃ／２）が付与され
る。
るビット線対を構成する２本のビット線ＢＬおよび／Ｂ
Ｌ間に互いに直列に接続されるＮチャネルＭＯＳトラン
ジスタ４００および４１０を含む。すべてのイコライズ
回路ＥＱ内のトランジスタ４００および４１０のゲート
には、イコライズ制御信号φＥＱが共通に付与される。
各イコライズ回路ＥＱにおいて、トランジスタ４００お
よび４１０の接続点には、電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの中間電位Ｖｂ１（＝Ｖｃｃ／２）が付与され
る。
【００１４】データ書込み時およびデータ読出し時に
は、イコライズ信号φＥＱがローレベルとされる。これ
によって、各イコライズ回路ＥＱにおいトランジスタ４
００および４１０はＯＦＦ状態となるので、すべてのビ
ット線対ＢＬ，／ＢＬに中間電位Ｖｂｌは付与されな
い。逆に、データ読出しおよびデータ書込みのいずれも
行なわれるべきでない期間には、イコライズ信号φＥＱ
がハイレベルとされる。これによって、各イコライズ回
路ＥＱにおいてトランジスタ４００および４１０がＯＮ
状態となるので、各ビット線ＢＬとこれと対をなすビッ
ト線／ＢＬとは中間電位Ｖｂｌに等電位化される。
は、イコライズ信号φＥＱがローレベルとされる。これ
によって、各イコライズ回路ＥＱにおいトランジスタ４
００および４１０はＯＦＦ状態となるので、すべてのビ
ット線対ＢＬ，／ＢＬに中間電位Ｖｂｌは付与されな
い。逆に、データ読出しおよびデータ書込みのいずれも
行なわれるべきでない期間には、イコライズ信号φＥＱ
がハイレベルとされる。これによって、各イコライズ回
路ＥＱにおいてトランジスタ４００および４１０がＯＮ
状態となるので、各ビット線ＢＬとこれと対をなすビッ
ト線／ＢＬとは中間電位Ｖｂｌに等電位化される。
【００１５】信号線３６０および３７０には、それぞ
れ、センスアンプ活性化信号φｐＳＡおよびφｎＳＡが
付与される。センスアンプ活性化信号φｐＳＡおよびφ
ｎＳＡがそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓ
とされることによってすべてのセンスアンプＳＡが活性
化される。
れ、センスアンプ活性化信号φｐＳＡおよびφｎＳＡが
付与される。センスアンプ活性化信号φｐＳＡおよびφ
ｎＳＡがそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓ
とされることによってすべてのセンスアンプＳＡが活性
化される。
【００１６】各ビット線ＢＬおよびこれと対をなすビッ
ト線／ＢＬはそれぞれ、ＮチャネルＭＯＳトランジスタ
５００および５１０を介してデータ線／ＩＯおよびＩＯ
に接続される。各ビット線ＢＬに接続されるトランジス
タ５００と、このビット線と対をなすビット線／ＢＬに
接続されるトランジスタ５１０のゲートとは共通のコラ
ム選択線ＣＳＬに接続される。つまり、各ビット線対Ｂ
Ｌ，／ＢＬに対応して１本のコラム選択線ＣＳＬが設け
られる。
ト線／ＢＬはそれぞれ、ＮチャネルＭＯＳトランジスタ
５００および５１０を介してデータ線／ＩＯおよびＩＯ
に接続される。各ビット線ＢＬに接続されるトランジス
タ５００と、このビット線と対をなすビット線／ＢＬに
接続されるトランジスタ５１０のゲートとは共通のコラ
ム選択線ＣＳＬに接続される。つまり、各ビット線対Ｂ
Ｌ，／ＢＬに対応して１本のコラム選択線ＣＳＬが設け
られる。
【００１７】データ書込み時およびデータ読出し時に
は、いずれか１本のコラム選択線ＣＳＬにのみハイレベ
ルの電位が付与される。これによって、この１本のコラ
ム選択線ＣＳＬに接続されたトランジスタ５００および
５１０がともにＯＮ状態となるので、この１本のコラム
選択線ＣＳＬに対応する１組のビット線対ＢＬ，／ＢＬ
のみがデータ線対ＩＯ，／ＩＯに電気的に接続される。
は、いずれか１本のコラム選択線ＣＳＬにのみハイレベ
ルの電位が付与される。これによって、この１本のコラ
ム選択線ＣＳＬに接続されたトランジスタ５００および
５１０がともにＯＮ状態となるので、この１本のコラム
選択線ＣＳＬに対応する１組のビット線対ＢＬ，／ＢＬ
のみがデータ線対ＩＯ，／ＩＯに電気的に接続される。
【００１８】次に、データ書込み時の全体的な回路動作
について説明する。データ書込み時には、データ線対Ｉ
Ｏ，／ＩＯに書込みデータとして外部から、互いに相補
的な電位が付与される。
について説明する。データ書込み時には、データ線対Ｉ
Ｏ，／ＩＯに書込みデータとして外部から、互いに相補
的な電位が付与される。
【００１９】データ線ＩＯおよび／ＩＯの電位はそれぞ
れ、ハイレベルの電位を付与された１本のコラム選択線
に対応するビット線（以下、選択されたビット線と呼
ぶ）ＢＬおよび／ＢＬにトランジスタ５００および５１
０を介して伝達される。
れ、ハイレベルの電位を付与された１本のコラム選択線
に対応するビット線（以下、選択されたビット線と呼
ぶ）ＢＬおよび／ＢＬにトランジスタ５００および５１
０を介して伝達される。
【００２０】選択されたビット線ＢＬおよび／ＢＬの電
位は、対応するセンスアンプＳＡ内のノードＮ１および
Ｎ２にそれぞれラッチされる。
位は、対応するセンスアンプＳＡ内のノードＮ１および
Ｎ２にそれぞれラッチされる。
【００２１】メモリセルアレイブロックＭＡにおいて、
ハイレベルの電位を付与された１本のワード線ＷＬ（以
下、選択されたワード線と呼ぶ）に接続されたメモリセ
ルＭＣがビット線ＢＬに接続されたものであれば、選択
されたビット線ＢＬおよび選択されたワード線ＷＬに共
通に接続された１つのメモリセル（選択されたメモリセ
ルと呼ぶ）ＭＣ内のキャパシタ２００に、ノードＮ１に
ラッチされた電位に応じて充電または放電が生じる。
ハイレベルの電位を付与された１本のワード線ＷＬ（以
下、選択されたワード線と呼ぶ）に接続されたメモリセ
ルＭＣがビット線ＢＬに接続されたものであれば、選択
されたビット線ＢＬおよび選択されたワード線ＷＬに共
通に接続された１つのメモリセル（選択されたメモリセ
ルと呼ぶ）ＭＣ内のキャパシタ２００に、ノードＮ１に
ラッチされた電位に応じて充電または放電が生じる。
【００２２】逆に、選択されたワード線ＷＬに接続され
たメモリセルＭＣがビット線／ＢＬに接続されていれ
ば、選択されたもう１つのビット線／ＢＬおよび選択さ
れたワード線ＷＬに共通に接続された１つのメモリセル
ＭＣ内のキャパシタ２００に、ノードＮ２にラッチされ
た電位に応じて充電または放電が生じる。
たメモリセルＭＣがビット線／ＢＬに接続されていれ
ば、選択されたもう１つのビット線／ＢＬおよび選択さ
れたワード線ＷＬに共通に接続された１つのメモリセル
ＭＣ内のキャパシタ２００に、ノードＮ２にラッチされ
た電位に応じて充電または放電が生じる。
【００２３】したがって、選択されたメモリセルＭＣ内
のキャパシタ２００には、データ線ＩＯ（このメモリセ
ルがビット線ＢＬに接続されている場合）または／ＩＯ
（このメモリセルがビット線／ＢＬに接続されている場
合）に書込みデータとして付与された電位がハイレベル
である場合およびローレベルである場合にそれぞれ、充
電および放電が生じる。キャパシタ２００が充電された
状態および、キャパシタ２００が充電されていない状態
がそれぞれ、データ“１”および“０”に対応させられ
る。
のキャパシタ２００には、データ線ＩＯ（このメモリセ
ルがビット線ＢＬに接続されている場合）または／ＩＯ
（このメモリセルがビット線／ＢＬに接続されている場
合）に書込みデータとして付与された電位がハイレベル
である場合およびローレベルである場合にそれぞれ、充
電および放電が生じる。キャパシタ２００が充電された
状態および、キャパシタ２００が充電されていない状態
がそれぞれ、データ“１”および“０”に対応させられ
る。
【００２４】このように、データ線対ＩＯ，／ＩＯに供
給された書込みデータは選択された１つのメモリセルＭ
Ｃに書込まれる。
給された書込みデータは選択された１つのメモリセルＭ
Ｃに書込まれる。
【００２５】一方、データ読出し時には、データがメモ
リセルアレイＭＡからデータ線対ＩＯ，／ＩＯに伝達さ
れる。次に、図７および図８を参照しながら、データ読
出し時の全体的な回路動作について説明する。
リセルアレイＭＡからデータ線対ＩＯ，／ＩＯに伝達さ
れる。次に、図７および図８を参照しながら、データ読
出し時の全体的な回路動作について説明する。
【００２６】図８は、データ読出し時における図７の各
部における電位変化を示すタイミングチャート図であ
る。
部における電位変化を示すタイミングチャート図であ
る。
【００２７】いずれか１本のワード線ＷＬの電位が図８
（ｂ）に示されるように、電源電位Ｖｃｃよりも若干高
い電位（Ｖｃｃ＋α）に立上げられることにより、この
ワード線ＷＬに接続された各メモリセルＭＣの記憶デー
タに応じて、このメモリセルＭＣに接続されたビット線
ＢＬまたは／ＢＬの電位が変化する。
（ｂ）に示されるように、電源電位Ｖｃｃよりも若干高
い電位（Ｖｃｃ＋α）に立上げられることにより、この
ワード線ＷＬに接続された各メモリセルＭＣの記憶デー
タに応じて、このメモリセルＭＣに接続されたビット線
ＢＬまたは／ＢＬの電位が変化する。
【００２８】任意のメモリセルＭＣにおいて、キャパシ
タ２００が充電されておりキャパシタ２００およびトラ
ンジスタ１００の接続点の電位がハイレベルであり、か
つ、このメモリセルＭＣに接続されたビット線ＢＬまた
は／ＢＬの電位が中間電位Ｖｂｌであるときに、トラン
ジスタ１００がＯＮ状態となると、このビット線にキャ
パシタ２００から電荷が供給されるので、このビット線
の電位は中間電位Ｖｂｌから上昇する。逆に、任意のメ
モリセルＭＣにおいて、キャパシタ２００が充電されて
おらず、キャパシタ２００およびトランジスタ１００の
接続点の電位がローレベルであり、かつ、このメモリセ
ルＭＣに接続されたビット線ＢＬまたは／ＢＬの電位が
中間電位Ｖｂｌであるときに、トランジスタ１００がＯ
Ｎ状態となると、このビット線からキャパシタ２００に
電荷が流れ込むため、このビット線の電位は中間電位Ｖ
ｂｌから下降する。キャパシタ２００の容量は非常に小
さいので、このようなビット線の電位上昇分および電位
下降分は非常に小さい。
タ２００が充電されておりキャパシタ２００およびトラ
ンジスタ１００の接続点の電位がハイレベルであり、か
つ、このメモリセルＭＣに接続されたビット線ＢＬまた
は／ＢＬの電位が中間電位Ｖｂｌであるときに、トラン
ジスタ１００がＯＮ状態となると、このビット線にキャ
パシタ２００から電荷が供給されるので、このビット線
の電位は中間電位Ｖｂｌから上昇する。逆に、任意のメ
モリセルＭＣにおいて、キャパシタ２００が充電されて
おらず、キャパシタ２００およびトランジスタ１００の
接続点の電位がローレベルであり、かつ、このメモリセ
ルＭＣに接続されたビット線ＢＬまたは／ＢＬの電位が
中間電位Ｖｂｌであるときに、トランジスタ１００がＯ
Ｎ状態となると、このビット線からキャパシタ２００に
電荷が流れ込むため、このビット線の電位は中間電位Ｖ
ｂｌから下降する。キャパシタ２００の容量は非常に小
さいので、このようなビット線の電位上昇分および電位
下降分は非常に小さい。
【００２９】したがって、１本のワード線ＷＬの電位の
立上がりに応答して、各ビット線ＢＬ（このワード線Ｗ
Ｌに接続されたメモリセルＭＣがビット線ＢＬに接続さ
れている場合）または／ＢＬ（このワード線ＷＬに接続
されたメモリセルＭＣがビット線／ＢＬに接続されてい
る場合）の電位は、そのビット線に接続された複数のメ
モリセルのうち、選択されたワード線に接続された１つ
のメモリセルの記憶データに応じて、図８（ｃ）に示さ
れるように、中間電位Ｖｂｌから若干上昇または若干下
降する。これによって、各ビット線対を構成する２本の
ビット線ＢＬおよび／ＢＬ間に微小な電位差が生じる。
各センスアンプＳＡは、対応するビット線ＢＬおよび／
ＢＬ間のこのような微小な電位差を接地電位Ｖｓｓと電
源電位Ｖｃｃとの差に相当する大きさまで増幅するため
に設けられる。
立上がりに応答して、各ビット線ＢＬ（このワード線Ｗ
Ｌに接続されたメモリセルＭＣがビット線ＢＬに接続さ
れている場合）または／ＢＬ（このワード線ＷＬに接続
されたメモリセルＭＣがビット線／ＢＬに接続されてい
る場合）の電位は、そのビット線に接続された複数のメ
モリセルのうち、選択されたワード線に接続された１つ
のメモリセルの記憶データに応じて、図８（ｃ）に示さ
れるように、中間電位Ｖｂｌから若干上昇または若干下
降する。これによって、各ビット線対を構成する２本の
ビット線ＢＬおよび／ＢＬ間に微小な電位差が生じる。
各センスアンプＳＡは、対応するビット線ＢＬおよび／
ＢＬ間のこのような微小な電位差を接地電位Ｖｓｓと電
源電位Ｖｃｃとの差に相当する大きさまで増幅するため
に設けられる。
【００３０】各センスアンプＳＡがいずれかのワード線
ＷＬの電位の立上がりからかなり遅れて活性化されるよ
うに、センスアンプ活性化信号φｐＳＡおよびφｎＳＡ
はそれぞれ、図８（ｅ）および（ｄ）に示されるよう
に、いずれかのワード線ＷＬの電位が立上げられてから
かなり遅れて電源電位Ｖｃｃおよび接地電位Ｖｓｓとさ
れる。なお、各センスアンプＳＡはセンスアンプ活性化
信号φｐＳＡおよびφｎＳＡがともに中間電位Ｖｂｌと
されることによって非活性化される。
ＷＬの電位の立上がりからかなり遅れて活性化されるよ
うに、センスアンプ活性化信号φｐＳＡおよびφｎＳＡ
はそれぞれ、図８（ｅ）および（ｄ）に示されるよう
に、いずれかのワード線ＷＬの電位が立上げられてから
かなり遅れて電源電位Ｖｃｃおよび接地電位Ｖｓｓとさ
れる。なお、各センスアンプＳＡはセンスアンプ活性化
信号φｐＳＡおよびφｎＳＡがともに中間電位Ｖｂｌと
されることによって非活性化される。
【００３１】各センスアンプＳＡがこのようなタイミン
グで活性化されることによって、各ビット線対を構成す
る２本のビット線ＢＬおよび／ＢＬ間の電位差がある程
度拡がった時点で、対応するセンスアンプＳＡがこれら
のビット線間の電位差を検知・増幅し始める。
グで活性化されることによって、各ビット線対を構成す
る２本のビット線ＢＬおよび／ＢＬ間の電位差がある程
度拡がった時点で、対応するセンスアンプＳＡがこれら
のビット線間の電位差を検知・増幅し始める。
【００３２】この結果、若干の電位上昇が生じたビット
線ＢＬまたは／ＢＬの電位は図８の（ｃ）における実線
で示されるように、センスアンプ活性化信号φｐＳＡ
の立上がり（センスアンプ活性化信号φＳＡの立下が
り）に応答して、電源電位Ｖｃｃまで引上げられる。一
方、このビット線と対をなすビット線／ＢＬまたはＢＬ
の電位は、破線で示されるように、センスアンプ活性
化信号φｐＳＡの立上がり（センスアンプ活性化信号φ
ｎＳＡの立下がり）に応答して接地電位Ｖｓｓまで引下
げられる。
線ＢＬまたは／ＢＬの電位は図８の（ｃ）における実線
で示されるように、センスアンプ活性化信号φｐＳＡ
の立上がり（センスアンプ活性化信号φＳＡの立下が
り）に応答して、電源電位Ｖｃｃまで引上げられる。一
方、このビット線と対をなすビット線／ＢＬまたはＢＬ
の電位は、破線で示されるように、センスアンプ活性
化信号φｐＳＡの立上がり（センスアンプ活性化信号φ
ｎＳＡの立下がり）に応答して接地電位Ｖｓｓまで引下
げられる。
【００３３】逆に、若干の電位降下が生じたビット線Ｂ
Ｌまたは／ＢＬの電位は、図８（ｃ）の実線で示され
るように、センスアンプ活性化信号φｎＳＡの立下がり
（センスアンプ活性化信号φｐＳＡの立上がり）に応答
して、接地電位Ｖｓｓに引下げられる。一方、このビッ
ト線と対をなすビット線／ＢＬまたはＢＬの電位は、破
線で示されるように、センスアンプ活性化信号φｎＳ
Ａの立下がり（センスアンプ活性化信号φｐＳＡの立上
がり）に応答して、中間電位Ｖｂｌから電源電位Ｖｃｃ
まで引上げられる。
Ｌまたは／ＢＬの電位は、図８（ｃ）の実線で示され
るように、センスアンプ活性化信号φｎＳＡの立下がり
（センスアンプ活性化信号φｐＳＡの立上がり）に応答
して、接地電位Ｖｓｓに引下げられる。一方、このビッ
ト線と対をなすビット線／ＢＬまたはＢＬの電位は、破
線で示されるように、センスアンプ活性化信号φｎＳ
Ａの立下がり（センスアンプ活性化信号φｐＳＡの立上
がり）に応答して、中間電位Ｖｂｌから電源電位Ｖｃｃ
まで引上げられる。
【００３４】このようにして、各ビット線対ＢＬ，／Ｂ
Ｌには、選択されたワード線ＷＬに接続された複数のメ
モリセルＭＣのうちの対応する１つの記憶データに応じ
た相補的な論理レベルの電位が現われる。
Ｌには、選択されたワード線ＷＬに接続された複数のメ
モリセルＭＣのうちの対応する１つの記憶データに応じ
た相補的な論理レベルの電位が現われる。
【００３５】しかし、データ線対ＩＯ，／ＩＯには、選
択されたビット線対に現われた電位のみが、トランジス
タ５００および５１０を介して伝達される。そのため
に、いずれか１本のコラム選択線ＣＳＬの電位のみが、
図８（ｆ）に示されるように、センスアンプＳＡが活性
化された後に電源電位Ｖｃｃに立上げられて、対応する
ビット線対ＢＬ，／ＢＬとデータ線対ＩＯ，／ＩＯとの
間に設けられたトランジスタ５００および５１０がＯＮ
状態にされる。
択されたビット線対に現われた電位のみが、トランジス
タ５００および５１０を介して伝達される。そのため
に、いずれか１本のコラム選択線ＣＳＬの電位のみが、
図８（ｆ）に示されるように、センスアンプＳＡが活性
化された後に電源電位Ｖｃｃに立上げられて、対応する
ビット線対ＢＬ，／ＢＬとデータ線対ＩＯ，／ＩＯとの
間に設けられたトランジスタ５００および５１０がＯＮ
状態にされる。
【００３６】このようにしてデータ線対ＩＯ，／ＩＯに
は、選択されたワード線ＷＬおよび選択されたビット線
ＢＬまたは／ＢＬに共通に接続された１つのメモリセル
ＭＣの記憶データに応じた相補的な電位が伝達される。
データ線対ＩＯ，／ＩＯに伝達された電位が、読出しデ
ータとして外部に取出される。
は、選択されたワード線ＷＬおよび選択されたビット線
ＢＬまたは／ＢＬに共通に接続された１つのメモリセル
ＭＣの記憶データに応じた相補的な電位が伝達される。
データ線対ＩＯ，／ＩＯに伝達された電位が、読出しデ
ータとして外部に取出される。
【００３７】さて、このようなデータ読出し時に、選択
されたメモリセルＭＣ内のキャパシタ２００と、このメ
モリセルに接続されたビット線ＢＬまたは／ＢＬとの間
の電荷の移動によってこのビット線に接続されたセンス
アンプＳＡ内のノードＮ１またはＮ２の電位が十分に上
昇または下降するのには、１０ｎｓ程度の時間がかか
る。つまり、選択されたビット線対に接続されたセンス
アンプＳＡの入力端Ｎ１およびＮ２間に、選択されたメ
モリセルＭＣの記憶データに応じた電位差が十分生じる
のに時間がかかる。
されたメモリセルＭＣ内のキャパシタ２００と、このメ
モリセルに接続されたビット線ＢＬまたは／ＢＬとの間
の電荷の移動によってこのビット線に接続されたセンス
アンプＳＡ内のノードＮ１またはＮ２の電位が十分に上
昇または下降するのには、１０ｎｓ程度の時間がかか
る。つまり、選択されたビット線対に接続されたセンス
アンプＳＡの入力端Ｎ１およびＮ２間に、選択されたメ
モリセルＭＣの記憶データに応じた電位差が十分生じる
のに時間がかかる。
【００３８】一方、センスアンプＳＡは、その入力端Ｎ
１およびＮ２間の電位差、すなわち、対応するビット線
ＢＬおよび／ＢＬ間の電位差を検知するように動作する
が、この電位差が小さいと、誤動作して、接地電位Ｖｓ
ｓに引下げられるべきビット線の電位を引上げたり、電
源電位Ｖｃｃに引上げられるべきビット線の電位を引下
げたりする可能性がある。したがって、センスアンプＳ
Ａがいずれかのワード線ＷＬの電位が立上げられた直後
に活性化されると、選択されたメモリセルＭＣの記憶デ
ータに応じて、選択されたビット線ＢＬおよび／ＢＬ間
に十分な電位差が生じる前に、選択されたビット線対に
接続されたセンスアンプＳＡが動作し始めるので、この
センスアンプＳＡが誤動作して選択されたメモリセルＭ
Ｃの記憶データを誤り判定するおそれがある。
１およびＮ２間の電位差、すなわち、対応するビット線
ＢＬおよび／ＢＬ間の電位差を検知するように動作する
が、この電位差が小さいと、誤動作して、接地電位Ｖｓ
ｓに引下げられるべきビット線の電位を引上げたり、電
源電位Ｖｃｃに引上げられるべきビット線の電位を引下
げたりする可能性がある。したがって、センスアンプＳ
Ａがいずれかのワード線ＷＬの電位が立上げられた直後
に活性化されると、選択されたメモリセルＭＣの記憶デ
ータに応じて、選択されたビット線ＢＬおよび／ＢＬ間
に十分な電位差が生じる前に、選択されたビット線対に
接続されたセンスアンプＳＡが動作し始めるので、この
センスアンプＳＡが誤動作して選択されたメモリセルＭ
Ｃの記憶データを誤り判定するおそれがある。
【００３９】そこで、このようなセンスアンプＳＡの誤
り判定を回避するために、センスアンプＳＡは、一本の
ワード線ＷＬの電位が立上げられてからある程度時間が
経過した時点で、すなわち、選択されたビット線ＢＬお
よび／ＢＬ間に選択されたメモリセルＭＣの記憶データ
によって生じた電位差がある程度大きくなった時点で活
性化される。つまり、一本のワード線ＷＬの電位を立上
げてから、センスアンプＳＡを動作させるまでに待ち時
間が必要となる。センスアンプＳＡの誤動作を確実に回
避するために、この待ち時間は、１本のワード線ＷＬの
電位が立上がってから、選択されたビット線ＢＬおよび
／ＢＬ間の電位差が選択されたメモリセルＭＣ内のキャ
パシタ２００の容量に応じた最大値に達するのに要する
と思われる時間よりも若干長く設定される。
り判定を回避するために、センスアンプＳＡは、一本の
ワード線ＷＬの電位が立上げられてからある程度時間が
経過した時点で、すなわち、選択されたビット線ＢＬお
よび／ＢＬ間に選択されたメモリセルＭＣの記憶データ
によって生じた電位差がある程度大きくなった時点で活
性化される。つまり、一本のワード線ＷＬの電位を立上
げてから、センスアンプＳＡを動作させるまでに待ち時
間が必要となる。センスアンプＳＡの誤動作を確実に回
避するために、この待ち時間は、１本のワード線ＷＬの
電位が立上がってから、選択されたビット線ＢＬおよび
／ＢＬ間の電位差が選択されたメモリセルＭＣ内のキャ
パシタ２００の容量に応じた最大値に達するのに要する
と思われる時間よりも若干長く設定される。
【００４０】したがって、センスアンプＳＡが活性化さ
れるよりも早く、選択されたメモリセルＭＣの記憶デー
タに応じた電位差が、選択されたビット線ＢＬおよび／
ＢＬ間に生じた場合でも、１本のワード線ＷＬが選択さ
れてから、データ線対ＩＯ，／ＩＯに選択されたメモリ
セルＭＣの記憶データに応じた相補的な電位が現われる
までの時間は短縮されない。この結果、このような従来
のＤＲＡＭにおけるデータ読出しの高速化は困難であっ
た。
れるよりも早く、選択されたメモリセルＭＣの記憶デー
タに応じた電位差が、選択されたビット線ＢＬおよび／
ＢＬ間に生じた場合でも、１本のワード線ＷＬが選択さ
れてから、データ線対ＩＯ，／ＩＯに選択されたメモリ
セルＭＣの記憶データに応じた相補的な電位が現われる
までの時間は短縮されない。この結果、このような従来
のＤＲＡＭにおけるデータ読出しの高速化は困難であっ
た。
【００４１】そこで、データ読出し時に、選択されたメ
モリセルの記憶データを判定するためのセンスアンプの
動作開始時刻と、１本のワード線ＷＬの電位の立上げ時
刻との間隔にマージンを持たせる必要のないＤＲＡＭ
が、“Y. Nakagome et al., Symposium on VLSI Circui
ts, Dig of Tech. Papers, pp. 17-18, 1990”や“M. T
aguchi et al., 1991 IEEE International Solid-State
Circuits Conference,pp. 112-113 ”などに提案され
ている。
モリセルの記憶データを判定するためのセンスアンプの
動作開始時刻と、１本のワード線ＷＬの電位の立上げ時
刻との間隔にマージンを持たせる必要のないＤＲＡＭ
が、“Y. Nakagome et al., Symposium on VLSI Circui
ts, Dig of Tech. Papers, pp. 17-18, 1990”や“M. T
aguchi et al., 1991 IEEE International Solid-State
Circuits Conference,pp. 112-113 ”などに提案され
ている。
【００４２】図９は、そのようなＤＲＡＭの主要部分の
構成を示す回路図である。図９を参照して、図７に示さ
れた従来のＤＲＡＭの場合と異なり、このＤＲＡＭにお
いて、書込みデータを受けるためのデータ線対ＷＤＢ，
／ＷＤＢと、読出しデータを受けるためのデータ線対Ｒ
ＤＢ，／ＲＤＢとが別々に設けられ、かつ、データ読出
し時に選択されたビット線ＢＬおよび／ＢＬ間の電位差
を増幅するためのセンスアンプＲＳＡと、データ書込み
時に書込みデータに応じた相補的な電位をラッチするた
めのセンスアンプＷＳＡとが別々に設けられる。
構成を示す回路図である。図９を参照して、図７に示さ
れた従来のＤＲＡＭの場合と異なり、このＤＲＡＭにお
いて、書込みデータを受けるためのデータ線対ＷＤＢ，
／ＷＤＢと、読出しデータを受けるためのデータ線対Ｒ
ＤＢ，／ＲＤＢとが別々に設けられ、かつ、データ読出
し時に選択されたビット線ＢＬおよび／ＢＬ間の電位差
を増幅するためのセンスアンプＲＳＡと、データ書込み
時に書込みデータに応じた相補的な電位をラッチするた
めのセンスアンプＷＳＡとが別々に設けられる。
【００４３】さらに、読出し用センスアンプＲＳＡに各
ビット線対ＢＬ，／ＢＬの電位変化を伝達するために各
ビット線対ＢＬ，／ＢＬに対応して読出しデータ入力回
路ＲＤが設けられる。さらに、各ビット線対ＢＬ，／Ｂ
Ｌと書込みデータ線対ＷＤＢ，／ＷＤＢとの間の不要な
電流の流れを遮断するために、各ビット線対ＢＬ，／Ｂ
Ｌに対応して書込み選択用トランジスタ６００および６
１０が設けられる。
ビット線対ＢＬ，／ＢＬの電位変化を伝達するために各
ビット線対ＢＬ，／ＢＬに対応して読出しデータ入力回
路ＲＤが設けられる。さらに、各ビット線対ＢＬ，／Ｂ
Ｌと書込みデータ線対ＷＤＢ，／ＷＤＢとの間の不要な
電流の流れを遮断するために、各ビット線対ＢＬ，／Ｂ
Ｌに対応して書込み選択用トランジスタ６００および６
１０が設けられる。
【００４４】次に、図１０を参照しながらこのＤＲＡＭ
におけるデータ書込みおよびデータ読出しのための回路
動作について説明する。
におけるデータ書込みおよびデータ読出しのための回路
動作について説明する。
【００４５】図１０は、データ書込み時およびデータ読
出し時における図９の回路部の各部に現われる電位変化
を示すタイミングチャート図である。
出し時における図９の回路部の各部に現われる電位変化
を示すタイミングチャート図である。
【００４６】まず、データ書込み時の回路動作について
説明する。データ書込み時には、書込み用データ線対Ｗ
ＤＢ，／ＷＤＢに書込みデータとして、相補的な電位が
付与される。
説明する。データ書込み時には、書込み用データ線対Ｗ
ＤＢ，／ＷＤＢに書込みデータとして、相補的な電位が
付与される。
【００４７】書込み用データ線ＷＤＢは、トランジスタ
５００および６００を介してビット線ＢＬに接続され、
もう１本の書込み用データ線／ＷＤＢはトランジスタ５
１０および６１０を介してこれらのビット線と対をなす
ビット線／ＢＬに接続される。書込み選択用トランジス
タ６００および６１０のゲートには、書込み選択信号φ
ＷＳが共通に付与される。このメモリセルアレイブロッ
クＭＡへのデータ書込み時には、書込み選択信号φＷＳ
は図１０（ｈ）に示されるように電源電位Ｖｃｃに立上
げられるので、すべての書込み選択用トランジスタ６０
０，６１０がＯＮ状態となる。したがって、１本のコラ
ム選択線ＣＳＬの電位の立上りに応答して、書込み用デ
ータ線ＷＤＢおよび／ＷＤＢの電位はそれぞれ、選択さ
れたビット線ＢＬおよび／ＢＬに伝達される。
５００および６００を介してビット線ＢＬに接続され、
もう１本の書込み用データ線／ＷＤＢはトランジスタ５
１０および６１０を介してこれらのビット線と対をなす
ビット線／ＢＬに接続される。書込み選択用トランジス
タ６００および６１０のゲートには、書込み選択信号φ
ＷＳが共通に付与される。このメモリセルアレイブロッ
クＭＡへのデータ書込み時には、書込み選択信号φＷＳ
は図１０（ｈ）に示されるように電源電位Ｖｃｃに立上
げられるので、すべての書込み選択用トランジスタ６０
０，６１０がＯＮ状態となる。したがって、１本のコラ
ム選択線ＣＳＬの電位の立上りに応答して、書込み用デ
ータ線ＷＤＢおよび／ＷＤＢの電位はそれぞれ、選択さ
れたビット線ＢＬおよび／ＢＬに伝達される。
【００４８】各ビット線対を構成する２本のビット線Ｂ
Ｌおよび／ＢＬ間には書込み用センスアンプＷＳＡとし
て図７のセンスアンプＳＡと同一構成の回路が設けられ
る。したがって、選択されたビット線ＢＬおよび／ＢＬ
に伝達された電位はそれぞれ、対応する書込み用センス
アンプＷＳＡ内のノードＮ１およびＮ２にラッチされ
る。
Ｌおよび／ＢＬ間には書込み用センスアンプＷＳＡとし
て図７のセンスアンプＳＡと同一構成の回路が設けられ
る。したがって、選択されたビット線ＢＬおよび／ＢＬ
に伝達された電位はそれぞれ、対応する書込み用センス
アンプＷＳＡ内のノードＮ１およびＮ２にラッチされ
る。
【００４９】選択されたワード線ＷＬに接続されたメモ
リセルＭＣがビット線ＢＬに接続されていれば、ノード
Ｎ１にラッチされた電位に応じて、選択されたメモリセ
ルＭＣにデータが書込まれる。選択されたワード線ＷＬ
に接続されたメモリセルＭＣがビット線／ＢＬに接続さ
れていれば、ノードＮ２にラッチされた電位によって、
選択されたメモリセルＭＣにデータが書込まれる。
リセルＭＣがビット線ＢＬに接続されていれば、ノード
Ｎ１にラッチされた電位に応じて、選択されたメモリセ
ルＭＣにデータが書込まれる。選択されたワード線ＷＬ
に接続されたメモリセルＭＣがビット線／ＢＬに接続さ
れていれば、ノードＮ２にラッチされた電位によって、
選択されたメモリセルＭＣにデータが書込まれる。
【００５０】このように、このＤＲＡＭにおいてデータ
書込みは従来と同様の回路動作で行なわれる。
書込みは従来と同様の回路動作で行なわれる。
【００５１】次に、データ読出し時の回路動作について
説明する。すべてのメモリセルアレイブロックにおい
て、書込み選択信号φＷＳは図１０（ｈ）に示されるよ
うに接地電位Ｖｓｓとされる。これによって、すべての
書込み選択用トランジスタ６００，６１０がＯＦＦ状態
となってビット線ＢＬ，／ＢＬと書込データ線ＷＤＢ，
／ＷＤＢとを電気的に切離す。したがって、いずれか１
本のワード線ＷＬの電位（図１０（ｂ））が、ビット線
イコライズ信号φＥＱ（図１０（ａ））の立下がり後に
立上げられると、これに応答して、各ビット線ＢＬまた
は／ＢＬの電位が、従来と同様の原理で、図１０（ｃ）
に示されるように、それまでの電位Ｖｂｌからわずかに
上昇または降下する。
説明する。すべてのメモリセルアレイブロックにおい
て、書込み選択信号φＷＳは図１０（ｈ）に示されるよ
うに接地電位Ｖｓｓとされる。これによって、すべての
書込み選択用トランジスタ６００，６１０がＯＦＦ状態
となってビット線ＢＬ，／ＢＬと書込データ線ＷＤＢ，
／ＷＤＢとを電気的に切離す。したがって、いずれか１
本のワード線ＷＬの電位（図１０（ｂ））が、ビット線
イコライズ信号φＥＱ（図１０（ａ））の立下がり後に
立上げられると、これに応答して、各ビット線ＢＬまた
は／ＢＬの電位が、従来と同様の原理で、図１０（ｃ）
に示されるように、それまでの電位Ｖｂｌからわずかに
上昇または降下する。
【００５２】一方、１本のコラム選択線ＣＳＬの電位が
図１０（ｆ）に示されるように、１本のワード線ＷＬの
電位の立上りとほぼ同じタイミングで立上げられる。こ
のＤＲＡＭでは、各コラム選択線ＣＳＬがビット線選択
用トランジスタ５００および５１０のゲートだけでな
く、対応する読出しデータ入力回路ＲＤにも接続され
る。
図１０（ｆ）に示されるように、１本のワード線ＷＬの
電位の立上りとほぼ同じタイミングで立上げられる。こ
のＤＲＡＭでは、各コラム選択線ＣＳＬがビット線選択
用トランジスタ５００および５１０のゲートだけでな
く、対応する読出しデータ入力回路ＲＤにも接続され
る。
【００５３】各読出しデータ入力回路ＲＤは、対応する
ビット線ＢＬおよび／ＢＬにそれぞれゲートを接続され
るＮチャネルＭＯＳトランジスタ７００および７１０
と、対応するコラム選択線ＣＳＬにそれぞれゲートを接
続されるＮチャネルＭＯＳトランジスタ７２０および７
３０とを含む。
ビット線ＢＬおよび／ＢＬにそれぞれゲートを接続され
るＮチャネルＭＯＳトランジスタ７００および７１０
と、対応するコラム選択線ＣＳＬにそれぞれゲートを接
続されるＮチャネルＭＯＳトランジスタ７２０および７
３０とを含む。
【００５４】トランジスタ７００および７２０は、接地
ＧＮＤと読出しデータ線ＲＤＢとの間に互いに直列に接
続され、トランジスタ７１０および７３０は、接地ＧＮ
Ｄともう１本の読出しデータ線／ＲＤＢとの間に互いに
直列に接続される。
ＧＮＤと読出しデータ線ＲＤＢとの間に互いに直列に接
続され、トランジスタ７１０および７３０は、接地ＧＮ
Ｄともう１本の読出しデータ線／ＲＤＢとの間に互いに
直列に接続される。
【００５５】したがって、選択されたビット線ＢＬおよ
び／ＢＬ間に選択されたメモリセルＭＣの記憶データに
応じた電位差が生じ始める時刻には、これらのビット線
にそれぞれゲートを接続されたトランジスタ７００およ
び７１０が、読出しデータ線対ＲＤＢ，／ＲＤＢに既に
電気的に接続されている。
び／ＢＬ間に選択されたメモリセルＭＣの記憶データに
応じた電位差が生じ始める時刻には、これらのビット線
にそれぞれゲートを接続されたトランジスタ７００およ
び７１０が、読出しデータ線対ＲＤＢ，／ＲＤＢに既に
電気的に接続されている。
【００５６】読出し用センスアンプＲＳＡは読出しデー
タ線ＲＤＢと電源Ｖｃｃとの間に互いに直列に接続され
るＰチャネルＭＯＳトランジスタ７４０および７６０
と、ＰチャネルＭＯＳトランジスタ７５０とを含む。ト
ランジスタ７５０は、もう１本の読出しデータ線／ＲＤ
Ｂとトランジスタ７６０との間に接続される。トランジ
スタ７４０および７５０のゲートは読出しデータ線ＲＤ
Ｂに共通に接続される。したがって、読出し用センスア
ンプＲＳＡは、トランジスタ７６０のゲートに付与され
る読出し用センスアンプ活性化信号φＲＳＡがローレベ
ルである期間、読出しデータ線ＲＤＢおよび／ＲＤＢ間
の電位差を増幅するように動作する。
タ線ＲＤＢと電源Ｖｃｃとの間に互いに直列に接続され
るＰチャネルＭＯＳトランジスタ７４０および７６０
と、ＰチャネルＭＯＳトランジスタ７５０とを含む。ト
ランジスタ７５０は、もう１本の読出しデータ線／ＲＤ
Ｂとトランジスタ７６０との間に接続される。トランジ
スタ７４０および７５０のゲートは読出しデータ線ＲＤ
Ｂに共通に接続される。したがって、読出し用センスア
ンプＲＳＡは、トランジスタ７６０のゲートに付与され
る読出し用センスアンプ活性化信号φＲＳＡがローレベ
ルである期間、読出しデータ線ＲＤＢおよび／ＲＤＢ間
の電位差を増幅するように動作する。
【００５７】読出し用センスアンプ活性化信号φＲＳＡ
は、図１０（ｇ）に示されるように、１本のワード線Ｗ
Ｌの電位の立上がりとほぼ同じタイミングでローレベル
に立下げられる。したがって、読出し用センスアンプＲ
ＳＡは、選択されたビット線ＢＬおよび／ＢＬ間に、選
択されたメモリセルＭＣの記憶データに応じた電位差が
生じ始めた時点で既に活性化されており、かつ、選択さ
れたビット線ＢＬおよび／ＢＬにそれぞれ接続されたト
ランジスタ７００および７１０に電気的に接続されてい
る。
は、図１０（ｇ）に示されるように、１本のワード線Ｗ
Ｌの電位の立上がりとほぼ同じタイミングでローレベル
に立下げられる。したがって、読出し用センスアンプＲ
ＳＡは、選択されたビット線ＢＬおよび／ＢＬ間に、選
択されたメモリセルＭＣの記憶データに応じた電位差が
生じ始めた時点で既に活性化されており、かつ、選択さ
れたビット線ＢＬおよび／ＢＬにそれぞれ接続されたト
ランジスタ７００および７１０に電気的に接続されてい
る。
【００５８】したがって、選択されたビット線ＢＬおよ
び／ＢＬ間に電位差が生じると、これらのビット線に接
続された読出しデータ入力回路ＲＤにおいて、トランジ
スタ７００および７１０のうちのいずれか一方がＯＮ状
態となる。
び／ＢＬ間に電位差が生じると、これらのビット線に接
続された読出しデータ入力回路ＲＤにおいて、トランジ
スタ７００および７１０のうちのいずれか一方がＯＮ状
態となる。
【００５９】トランジスタ７００がＯＮ状態となると、
読出しデータ線ＲＤＢからトランジスタ７００および７
２０を介して接地ＧＮＤに電流が流れ込むため、読出し
用センスアンプＲＳＡにおいて、トランジスタ７５０の
ゲート電位が低下してトランジスタ７５０がＯＮ状態と
なる。この結果、電源電位Ｖｃｃが、ローレベルの読出
し用センスアンプ活性化信号φＲＳＡを受けてＯＮ状態
にあるトランジスタ７６０および、トランジスタ７５０
を介してもう１本の読出しデータ線／ＲＤＢに電源電位
Ｖｃｃを供給する。
読出しデータ線ＲＤＢからトランジスタ７００および７
２０を介して接地ＧＮＤに電流が流れ込むため、読出し
用センスアンプＲＳＡにおいて、トランジスタ７５０の
ゲート電位が低下してトランジスタ７５０がＯＮ状態と
なる。この結果、電源電位Ｖｃｃが、ローレベルの読出
し用センスアンプ活性化信号φＲＳＡを受けてＯＮ状態
にあるトランジスタ７６０および、トランジスタ７５０
を介してもう１本の読出しデータ線／ＲＤＢに電源電位
Ｖｃｃを供給する。
【００６０】トランジスタ７５０がＯＮ状態となると、
トランジスタ７４０および７６０の接続点の電位が低下
するので、トランジスタ７４０はＯＦＦ状態となり、読
出しデータ線ＲＤＢに電荷を供給しなくなる。この結
果、読出しデータ線ＲＤＢの電位は接地電位Ｖｓｓに低
下する。
トランジスタ７４０および７６０の接続点の電位が低下
するので、トランジスタ７４０はＯＦＦ状態となり、読
出しデータ線ＲＤＢに電荷を供給しなくなる。この結
果、読出しデータ線ＲＤＢの電位は接地電位Ｖｓｓに低
下する。
【００６１】逆に、トランジスタ７１０がＯＮ状態とな
ると、読出しデータ線／ＲＤＢからトランジスタ７１０
および７３０を介して接地ＧＮＤに流れる電流によって
この読出しデータ線／ＲＤＢの電位が低下する。一方、
もう１本の読出しデータ線ＲＤＢに電流が流れないため
トランジスタ７５０のゲート電位は低下しない。この結
果、トランジスタ７５０はＯＦＦ状態となるので、読出
しデータ線／ＲＤＢの電位は接地電位Ｖｓｓまで低下す
る。
ると、読出しデータ線／ＲＤＢからトランジスタ７１０
および７３０を介して接地ＧＮＤに流れる電流によって
この読出しデータ線／ＲＤＢの電位が低下する。一方、
もう１本の読出しデータ線ＲＤＢに電流が流れないため
トランジスタ７５０のゲート電位は低下しない。この結
果、トランジスタ７５０はＯＦＦ状態となるので、読出
しデータ線／ＲＤＢの電位は接地電位Ｖｓｓまで低下す
る。
【００６２】選択されたビット線ＢＬの電位が選択され
たメモリセルＭＣの記憶データによって上昇すると、ト
ランジスタ７００がＯＮ状態となりトランジスタ７１０
がＯＦＦ状態となるので、読出しデータ線／ＲＤＢに、
選択されたメモリセルＭＣの記憶データ“１”に対応す
るハイレベルの電位が現れる。逆に、選択されたビット
線ＢＬの電位が選択されたメモリセルＭＣの記憶データ
によって低下すると、トランジスタ７００がＯＦＦ状態
となりトランジスタ７１０がＯＮ状態となるので、読出
しデータ線／ＲＤＢに、選択されたメモリセルＭＣの記
憶データ“０”に対応するローレベルの電位が現われ
る。
たメモリセルＭＣの記憶データによって上昇すると、ト
ランジスタ７００がＯＮ状態となりトランジスタ７１０
がＯＦＦ状態となるので、読出しデータ線／ＲＤＢに、
選択されたメモリセルＭＣの記憶データ“１”に対応す
るハイレベルの電位が現れる。逆に、選択されたビット
線ＢＬの電位が選択されたメモリセルＭＣの記憶データ
によって低下すると、トランジスタ７００がＯＦＦ状態
となりトランジスタ７１０がＯＮ状態となるので、読出
しデータ線／ＲＤＢに、選択されたメモリセルＭＣの記
憶データ“０”に対応するローレベルの電位が現われ
る。
【００６３】トランジスタ７５０がＯＦＦ状態となる
と、トランジスタ７４０および７６０の接続点の電位が
トランジスタ７６０によって供給される電流によって上
昇するので、トランジスタ７４０がＯＮ状態となる。こ
の結果、読出しデータ線ＲＤＢの電位が、トランジスタ
７４０および７６０から読出しデータ線ＲＤＢに供給さ
れる電流によって電源電位Ｖｃｃまで上昇する。
と、トランジスタ７４０および７６０の接続点の電位が
トランジスタ７６０によって供給される電流によって上
昇するので、トランジスタ７４０がＯＮ状態となる。こ
の結果、読出しデータ線ＲＤＢの電位が、トランジスタ
７４０および７６０から読出しデータ線ＲＤＢに供給さ
れる電流によって電源電位Ｖｃｃまで上昇する。
【００６４】選択されたビット線／ＢＬの電位が選択さ
れたメモリセルＭＣの記憶データによって上昇すると、
トランジスタ７１０がＯＮ状態となるので、読出しデー
タ線ＲＤＢに、選択されたメモリセルＭＣの記憶データ
“１”に対応するハイレベルの電位が現われる。逆に、
選択されたビット線／ＢＬの電位が選択されたメモリセ
ルＭＣの記憶データによって低下すると、トランジスタ
７００がＯＮ状態となるので、読出しデータ線ＲＤＢ
に、選択されたメモリセルＭＣの記憶データ“０”に対
応するローレベルの電位が現われる。
れたメモリセルＭＣの記憶データによって上昇すると、
トランジスタ７１０がＯＮ状態となるので、読出しデー
タ線ＲＤＢに、選択されたメモリセルＭＣの記憶データ
“１”に対応するハイレベルの電位が現われる。逆に、
選択されたビット線／ＢＬの電位が選択されたメモリセ
ルＭＣの記憶データによって低下すると、トランジスタ
７００がＯＮ状態となるので、読出しデータ線ＲＤＢ
に、選択されたメモリセルＭＣの記憶データ“０”に対
応するローレベルの電位が現われる。
【００６５】一方、データ読出し時においても書込み用
センスアンプＷＳＡは図７におけるセンスアンプＳＡと
同様のタイミングで活性化される。すなわち、センスア
ンプ活性化信号φｐＳＡおよびφｎＳＡが、それぞれ、
１本のワード線ＷＬの立上がりからかなり遅れて電源電
位Ｖｃｃおよび接地電位Ｖｓｓとされる（図１０
（ｄ），（ｅ）参照）。これによって、選択されたビッ
ト線ＢＬおよび／ＢＬ間に、選択されたメモリセルＭＣ
の記憶データに応じた電位差が十分に生じた時点で、書
込み用センスアンプＷＳＡが動作する。
センスアンプＷＳＡは図７におけるセンスアンプＳＡと
同様のタイミングで活性化される。すなわち、センスア
ンプ活性化信号φｐＳＡおよびφｎＳＡが、それぞれ、
１本のワード線ＷＬの立上がりからかなり遅れて電源電
位Ｖｃｃおよび接地電位Ｖｓｓとされる（図１０
（ｄ），（ｅ）参照）。これによって、選択されたビッ
ト線ＢＬおよび／ＢＬ間に、選択されたメモリセルＭＣ
の記憶データに応じた電位差が十分に生じた時点で、書
込み用センスアンプＷＳＡが動作する。
【００６６】書込み用センスアンプＷＳＡが動作し始め
ると、選択されたビット線ＢＬおよび／ＢＬ間の電位差
は大きくなるので、これらのビット線ＢＬおよび／ＢＬ
に接続された読出しデータ入力回路ＲＤにおいてトラン
ジスタ７００または７１０がより強力にＯＮ状態となっ
て、読出しデータ線ＲＤＢまたは／ＲＤＢから引抜かれ
る電流を増大させる。この結果、読出し用センスアンプ
ＲＳＡがより正確に動作する。
ると、選択されたビット線ＢＬおよび／ＢＬ間の電位差
は大きくなるので、これらのビット線ＢＬおよび／ＢＬ
に接続された読出しデータ入力回路ＲＤにおいてトラン
ジスタ７００または７１０がより強力にＯＮ状態となっ
て、読出しデータ線ＲＤＢまたは／ＲＤＢから引抜かれ
る電流を増大させる。この結果、読出し用センスアンプ
ＲＳＡがより正確に動作する。
【００６７】このように、このＤＲＡＭにおいて、選択
されたビット線ＢＬおよび／ＢＬに現われた電位変化
は、トランジスタ７００および７１０のゲートを介し
て、読出し用センスアンプＲＳＡに伝達される。したが
って、選択されたビット線ＢＬおよび／ＢＬ間の電位差
が小さいために読出し用センスアンプＲＳＡが誤動作し
て、読出しデータ線ＲＤＢおよび／ＲＤＢの電位が選択
されたメモリセルＭＣの記憶データに合致しない方向に
変化し始めても、選択されたビット線ＢＬおよび／ＢＬ
の電位はこのような読出しデータ線ＲＤＢおよび／ＲＤ
Ｂの誤った電位変化の影響を受けない。つまり、選択さ
れたメモリセルＭＣから選択されたビット線ＢＬおよび
／ＢＬに読出されたデータは破壊されない。
されたビット線ＢＬおよび／ＢＬに現われた電位変化
は、トランジスタ７００および７１０のゲートを介し
て、読出し用センスアンプＲＳＡに伝達される。したが
って、選択されたビット線ＢＬおよび／ＢＬ間の電位差
が小さいために読出し用センスアンプＲＳＡが誤動作し
て、読出しデータ線ＲＤＢおよび／ＲＤＢの電位が選択
されたメモリセルＭＣの記憶データに合致しない方向に
変化し始めても、選択されたビット線ＢＬおよび／ＢＬ
の電位はこのような読出しデータ線ＲＤＢおよび／ＲＤ
Ｂの誤った電位変化の影響を受けない。つまり、選択さ
れたメモリセルＭＣから選択されたビット線ＢＬおよび
／ＢＬに読出されたデータは破壊されない。
【００６８】このため、書込み用センスアンプＷＳＡの
動作によって、選択されたビット線ＢＬおよび／ＢＬの
電位は確実に、選択されたメモリセルＭＣの記憶データ
に合致するものとなる。書込み用センスアンプＷＳＡの
動作によって、選択されたビット線ＢＬおよび／ＢＬ間
の電位差が十分に大きくなると、正確に動作して書込み
データ線ＲＤＢおよび／ＲＤＢの電位を選択されたビッ
ト線ＢＬおよび／ＢＬ間の電位差に応じたものにする。
動作によって、選択されたビット線ＢＬおよび／ＢＬの
電位は確実に、選択されたメモリセルＭＣの記憶データ
に合致するものとなる。書込み用センスアンプＷＳＡの
動作によって、選択されたビット線ＢＬおよび／ＢＬ間
の電位差が十分に大きくなると、正確に動作して書込み
データ線ＲＤＢおよび／ＲＤＢの電位を選択されたビッ
ト線ＢＬおよび／ＢＬ間の電位差に応じたものにする。
【００６９】それゆえ、読出し用センスアンプＲＳＡの
動作開始時刻を、ワード線ＷＬの電位の立上げ時刻より
も遅らせなくとも、読出しデータ線ＲＤＢおよび／ＲＤ
Ｂの電位は、確実に、選択されたメモリセルＭＣの記憶
データに合致したものとなる。
動作開始時刻を、ワード線ＷＬの電位の立上げ時刻より
も遅らせなくとも、読出しデータ線ＲＤＢおよび／ＲＤ
Ｂの電位は、確実に、選択されたメモリセルＭＣの記憶
データに合致したものとなる。
【００７０】これに対し、図７において、データ読出し
時にセンスアンプＳＡが誤動作すると、選択されたビッ
ト線ＢＬおよび／ＢＬの電位そのものが、選択されたメ
モリセルＭＣの記憶データに合致しないものになるの
で、データ線ＩＯおよび／ＩＯには最終的に、誤ったデ
ータが現われる。
時にセンスアンプＳＡが誤動作すると、選択されたビッ
ト線ＢＬおよび／ＢＬの電位そのものが、選択されたメ
モリセルＭＣの記憶データに合致しないものになるの
で、データ線ＩＯおよび／ＩＯには最終的に、誤ったデ
ータが現われる。
【００７１】さて、データ読出し時およびデータ書込時
には、選択されたビット線ＢＬおよび／ＢＬにそれぞれ
対応して設けられたビット線選択用トランジスタ５００
および５１０がＯＮ状態となる。このため、書込み選択
用トランジスタ６００，６１０が存在しなければ、選択
されたビット線ＢＬおよび／ＢＬはそれぞれ、対応する
ビット線選択用トランジスタ５００および５１０によっ
て書込みデータ線ＷＤＢおよび／ＷＤＢに電気的に接続
される。一方、書込みデータ線ＷＤＢおよび／ＷＤＢ
は、対応するメモリセルアレイブロックＭＡに対するデ
ータ書込み時以外のときには、電源電位Ｖｃｃまたは接
地電位Ｖｓｓに固定される。
には、選択されたビット線ＢＬおよび／ＢＬにそれぞれ
対応して設けられたビット線選択用トランジスタ５００
および５１０がＯＮ状態となる。このため、書込み選択
用トランジスタ６００，６１０が存在しなければ、選択
されたビット線ＢＬおよび／ＢＬはそれぞれ、対応する
ビット線選択用トランジスタ５００および５１０によっ
て書込みデータ線ＷＤＢおよび／ＷＤＢに電気的に接続
される。一方、書込みデータ線ＷＤＢおよび／ＷＤＢ
は、対応するメモリセルアレイブロックＭＡに対するデ
ータ書込み時以外のときには、電源電位Ｖｃｃまたは接
地電位Ｖｓｓに固定される。
【００７２】一般に、ＤＲＡＭは、複数のメモリセルア
レイブロックＭＡを含み、これら複数のメモリセルアレ
イブロックＭＡに対応して複数の書込みデータ線対ＷＤ
Ｂ，／ＷＤＢが設けられる。
レイブロックＭＡを含み、これら複数のメモリセルアレ
イブロックＭＡに対応して複数の書込みデータ線対ＷＤ
Ｂ，／ＷＤＢが設けられる。
【００７３】図１１は、このような、書込みデータ線対
ＷＤＢ，／ＷＤＢと、読出しデータ線対ＲＤＢ，／ＲＤ
Ｂとが別々に設けられた構成のＤＲＡＭの全体構成を示
す概略ブロック図である。
ＷＤＢ，／ＷＤＢと、読出しデータ線対ＲＤＢ，／ＲＤ
Ｂとが別々に設けられた構成のＤＲＡＭの全体構成を示
す概略ブロック図である。
【００７４】図１１を参照して、複数のメモリセルアレ
イブロックＭＡが列方向に配列された場合、各メモリセ
ルアレイブロックＭＡに対応して、１つの書込みデータ
線対ＷＤＢ，／ＷＤＢおよび、このメモリセルアレイブ
ロック内のビット線対ＢＬ／ＢＬにそれぞれ接続される
書込み用センスアンプＷＳＡならびに、１つの読出しデ
ータ線対ＲＤＢ，／ＲＤＢ，このメモリセルアレイブロ
ック内のビット線対ＢＬ，／ＢＬにそれぞれ接続された
読出しデータ入力回路ＲＤ，および１つの読出し用セン
スアンプＲＳＡが設けられる。
イブロックＭＡが列方向に配列された場合、各メモリセ
ルアレイブロックＭＡに対応して、１つの書込みデータ
線対ＷＤＢ，／ＷＤＢおよび、このメモリセルアレイブ
ロック内のビット線対ＢＬ／ＢＬにそれぞれ接続される
書込み用センスアンプＷＳＡならびに、１つの読出しデ
ータ線対ＲＤＢ，／ＲＤＢ，このメモリセルアレイブロ
ック内のビット線対ＢＬ，／ＢＬにそれぞれ接続された
読出しデータ入力回路ＲＤ，および１つの読出し用セン
スアンプＲＳＡが設けられる。
【００７５】一方、コラム選択線ＣＳＬはこれら複数の
メモリセルアレイブロックＭＡに共通に設けられる。す
なわち、これら複数のメモリセルアレイブロックＭＡは
同数のメモリセル列を含み、同一列に対応するビット線
対ＢＬ，／ＢＬに接続されたトランジスタ５００および
５１０ならびにトランジスタ７２０および７３０のゲー
トには、同じコラム選択線ＣＳＬが接続される。
メモリセルアレイブロックＭＡに共通に設けられる。す
なわち、これら複数のメモリセルアレイブロックＭＡは
同数のメモリセル列を含み、同一列に対応するビット線
対ＢＬ，／ＢＬに接続されたトランジスタ５００および
５１０ならびにトランジスタ７２０および７３０のゲー
トには、同じコラム選択線ＣＳＬが接続される。
【００７６】コラムデコーダＣＤが、データ書込み時お
よびデータ読出し時に、いずれか１本のコラム選択線Ｃ
ＳＬに選択的にハイレベルの電位を与える。したがっ
て、データ読出しおよびデータ書込み時には、これら複
数のメモリセルアレイブロックＭＡの各々において、い
ずれか１本のコラム選択線ＣＳＬにハイレベルの電位が
付与される。
よびデータ読出し時に、いずれか１本のコラム選択線Ｃ
ＳＬに選択的にハイレベルの電位を与える。したがっ
て、データ読出しおよびデータ書込み時には、これら複
数のメモリセルアレイブロックＭＡの各々において、い
ずれか１本のコラム選択線ＣＳＬにハイレベルの電位が
付与される。
【００７７】しかし、ワード線ＷＬは、これら複数のメ
モリセルアレイブロックＭＡのそれぞれに独立に設けら
れる。ロウデコーダＲＤＥは、データ読出し時およびデ
ータ書込み時に、いずれか１つのメモリセルアレイＭＡ
内のいずれか一本のワード線ＷＬに、電源電位Ｖｃｃよ
りも若干高い電位（Ｖｃｃ＋α）を供給する。したがっ
て、１つのメモリセルアレイブロックＭＡにおいての
み、いずれか１本のコラム選択線ＣＳＬおよびいずれか
１本のワード線ＷＬの電位がともにハイレベルとなる。
この結果、この１つのメモリセルアレイブロックＭＡに
おいて、選択されたメモリセルＭＣに対するデータ書込
みまたはデータ読出しが行なわれる。
モリセルアレイブロックＭＡのそれぞれに独立に設けら
れる。ロウデコーダＲＤＥは、データ読出し時およびデ
ータ書込み時に、いずれか１つのメモリセルアレイＭＡ
内のいずれか一本のワード線ＷＬに、電源電位Ｖｃｃよ
りも若干高い電位（Ｖｃｃ＋α）を供給する。したがっ
て、１つのメモリセルアレイブロックＭＡにおいての
み、いずれか１本のコラム選択線ＣＳＬおよびいずれか
１本のワード線ＷＬの電位がともにハイレベルとなる。
この結果、この１つのメモリセルアレイブロックＭＡに
おいて、選択されたメモリセルＭＣに対するデータ書込
みまたはデータ読出しが行なわれる。
【００７８】なお、各書込みデータ線対ＷＤＢ，／ＷＤ
Ｂは、対応するメモリセルアレイＭＡが選択されている
期間のみ、１対の共通書込みデータ線対ＧＷＤＢ，／Ｇ
ＷＤＢに電気的に接続される。データ書込み時には、共
通書込みデータ線対ＧＷＤＢ，／ＧＷＤＢに、書込みデ
ータとして相補な論理レベルの電位が付与される。この
相補的な電位が、ロウデコーダＲＤＥにより高電位を付
与されたワード線ＷＬを含むメモリセルアレイブロック
（以下、選択されたメモリセルアレイブロックと呼ぶ）
ＭＡ内のビット線対ＢＬ，／ＢＬのうち、コラムデコー
ダＣＤによりハイレベルの電位を付与された１本のコラ
ム選択線ＣＳＬに接続された１対にのみ、対応する書込
みデータ線対ＷＤＢ，／ＷＤＢを介して付与される。
Ｂは、対応するメモリセルアレイＭＡが選択されている
期間のみ、１対の共通書込みデータ線対ＧＷＤＢ，／Ｇ
ＷＤＢに電気的に接続される。データ書込み時には、共
通書込みデータ線対ＧＷＤＢ，／ＧＷＤＢに、書込みデ
ータとして相補な論理レベルの電位が付与される。この
相補的な電位が、ロウデコーダＲＤＥにより高電位を付
与されたワード線ＷＬを含むメモリセルアレイブロック
（以下、選択されたメモリセルアレイブロックと呼ぶ）
ＭＡ内のビット線対ＢＬ，／ＢＬのうち、コラムデコー
ダＣＤによりハイレベルの電位を付与された１本のコラ
ム選択線ＣＳＬに接続された１対にのみ、対応する書込
みデータ線対ＷＤＢ，／ＷＤＢを介して付与される。
【００７９】このように、実際には、メモリセルアレイ
は複数のメモリセルアレイブロックＭＡに分割されて構
成されるので、データ読出し時およびデータ書込み時の
いずれにおいても、選択されないメモリセルアレイブロ
ックの各々において、１本のコラム選択線ＣＳＬの電位
がハイレベルとなる。
は複数のメモリセルアレイブロックＭＡに分割されて構
成されるので、データ読出し時およびデータ書込み時の
いずれにおいても、選択されないメモリセルアレイブロ
ックの各々において、１本のコラム選択線ＣＳＬの電位
がハイレベルとなる。
【００８０】したがって、図９において、メモリアレイ
ブロックＭＡが選択されていない場合でも、このメモリ
セルアレイブロックＭＡ内のいずれかのビット線対Ｂ
Ｌ，／ＢＬに接続されたトランジスタ５００および５１
０がＯＮ状態となる。メモリセルアレイブロックＭＡが
選択されていない場合、このメモリセルアレイブロック
ＭＡに対応して設けられた書込みデータ線ＷＤＢおよび
／ＷＤＢは電源電位Ｖｃｃまたは接地電位Ｖｓｓに固定
される。
ブロックＭＡが選択されていない場合でも、このメモリ
セルアレイブロックＭＡ内のいずれかのビット線対Ｂ
Ｌ，／ＢＬに接続されたトランジスタ５００および５１
０がＯＮ状態となる。メモリセルアレイブロックＭＡが
選択されていない場合、このメモリセルアレイブロック
ＭＡに対応して設けられた書込みデータ線ＷＤＢおよび
／ＷＤＢは電源電位Ｖｃｃまたは接地電位Ｖｓｓに固定
される。
【００８１】一方、選択されていないメモリセルアレイ
ブロックＭＡ内の各ビット線対ＢＬ，／ＢＬは、それに
接続されたビット線イコライズ回路ＥＱによって中間電
位Ｖｂｌにイコライズされる。したがって、書込み選択
用トランジスタ６００および６１０が存在しなければ、
選択されていない各ブロックにおいて、イコライズ回路
ＥＱに中間電位Ｖｂｌを供給する電源（図示せず：以
下、この電源をビット線プリチャージ電源と呼ぶ）と書
込みデータ線ＷＤＢとの間に、選択されたビット線Ｂ
Ｌ，このビット線に接続されたトランジスタ４００およ
び５００を介して流れる電流と、ビット線プリチャージ
電源ともう１本の書込みデータ線／ＷＤＢとの間に、選
択されたもう１本のビット線／ＢＬおよび、このビット
線に接続されたトランジスタ４１０および５１０を介し
て流れる電流とが生じる。
ブロックＭＡ内の各ビット線対ＢＬ，／ＢＬは、それに
接続されたビット線イコライズ回路ＥＱによって中間電
位Ｖｂｌにイコライズされる。したがって、書込み選択
用トランジスタ６００および６１０が存在しなければ、
選択されていない各ブロックにおいて、イコライズ回路
ＥＱに中間電位Ｖｂｌを供給する電源（図示せず：以
下、この電源をビット線プリチャージ電源と呼ぶ）と書
込みデータ線ＷＤＢとの間に、選択されたビット線Ｂ
Ｌ，このビット線に接続されたトランジスタ４００およ
び５００を介して流れる電流と、ビット線プリチャージ
電源ともう１本の書込みデータ線／ＷＤＢとの間に、選
択されたもう１本のビット線／ＢＬおよび、このビット
線に接続されたトランジスタ４１０および５１０を介し
て流れる電流とが生じる。
【００８２】このように、ビット線選択用トランジスタ
６００および６１０が設けられていなければ、選択され
ていないブロックにおいて、ビット線プリチャージ用電
源と、書込みデータ線対ＷＤＢ，／ＷＤＢに電源電位Ｖ
ｃｃまたは接地電位Ｖｓｓを供給する電源との間に、無
駄な電流が流れ消費電力が増大するという問題が生じ
る。ビット線選択用トランジスタ６００および６１０
は、このような問題を解消するために設けられた。
６００および６１０が設けられていなければ、選択され
ていないブロックにおいて、ビット線プリチャージ用電
源と、書込みデータ線対ＷＤＢ，／ＷＤＢに電源電位Ｖ
ｃｃまたは接地電位Ｖｓｓを供給する電源との間に、無
駄な電流が流れ消費電力が増大するという問題が生じ
る。ビット線選択用トランジスタ６００および６１０
は、このような問題を解消するために設けられた。
【００８３】すなわち、データ読出し時およびデータ書
込時には、選択されないブロックに対応して設けられた
すべての書込み選択用トランジスタ６００および６１０
がローレベルの書込み選択信号φＷＳを受けてＯＦＦ状
態となるので、これらのブロックにおいて各ビット線Ｂ
Ｌ，／ＢＬと書込みデータ線対ＷＤＢ，／ＷＤＢとの間
の電流経路は遮断される。したがって、選択されていな
いブロックにおいて、ハイレベルの電位を付与された１
本のコラム選択線ＣＳＬに対応するビット線対ＢＬ，／
ＢＬを介して、書込みデータ線対ＷＤＢ，／ＷＤＢとビ
ット線プリチャージ電源との間に電流は流れない。
込時には、選択されないブロックに対応して設けられた
すべての書込み選択用トランジスタ６００および６１０
がローレベルの書込み選択信号φＷＳを受けてＯＦＦ状
態となるので、これらのブロックにおいて各ビット線Ｂ
Ｌ，／ＢＬと書込みデータ線対ＷＤＢ，／ＷＤＢとの間
の電流経路は遮断される。したがって、選択されていな
いブロックにおいて、ハイレベルの電位を付与された１
本のコラム選択線ＣＳＬに対応するビット線対ＢＬ，／
ＢＬを介して、書込みデータ線対ＷＤＢ，／ＷＤＢとビ
ット線プリチャージ電源との間に電流は流れない。
【００８４】
【発明が解決しようとする課題】上記のように、読出し
データ線対と、書込みデータ線対とが別々に設けられ
た、いわゆるＩ／Ｏ分離方式のＤＲＡＭは、各ビット線
対に対応して設けられるべき読出しデータ入力回路ＲＤ
および２つの書込み選択用トランジスタ６００および６
１０を必要とする。各読出しデータ入力回路ＲＤは、図
９に示されるように４つのトランジスタ７００，７１
０，７２０，７３０によって構成される。
データ線対と、書込みデータ線対とが別々に設けられ
た、いわゆるＩ／Ｏ分離方式のＤＲＡＭは、各ビット線
対に対応して設けられるべき読出しデータ入力回路ＲＤ
および２つの書込み選択用トランジスタ６００および６
１０を必要とする。各読出しデータ入力回路ＲＤは、図
９に示されるように４つのトランジスタ７００，７１
０，７２０，７３０によって構成される。
【００８５】したがって、Ｉ／Ｏ分離方式のＤＲＡＭ
は、読出しデータ線と書込みデータ線対とが共通であ
る、いわゆるＩ／Ｏ共通方式のＤＲＡＭ（図７参照）に
おいて、各ビット線対に対応して６個のトランジスタが
追加された構成を有する。
は、読出しデータ線と書込みデータ線対とが共通であ
る、いわゆるＩ／Ｏ共通方式のＤＲＡＭ（図７参照）に
おいて、各ビット線対に対応して６個のトランジスタが
追加された構成を有する。
【００８６】さらにＩ／Ｏ分離方式のＤＲＡＭは、この
書込み選択用トランジスタを制御するための書込み選択
信号φＷＳを書込み選択用トランジスタ６００，６１０
のゲートに供給するための信号線を必要とする。それゆ
え、Ｉ／Ｏ分離方式の従来のＤＲＡＭは、構成素子数お
よび信号線数が多いため、Ｉ／Ｏ共通方式のＤＲＡＭに
比べチップ面積が著しく大きいという問題点を有する。
書込み選択用トランジスタを制御するための書込み選択
信号φＷＳを書込み選択用トランジスタ６００，６１０
のゲートに供給するための信号線を必要とする。それゆ
え、Ｉ／Ｏ分離方式の従来のＤＲＡＭは、構成素子数お
よび信号線数が多いため、Ｉ／Ｏ共通方式のＤＲＡＭに
比べチップ面積が著しく大きいという問題点を有する。
【００８７】一方、このような問題を回避するために書
込み選択用トランジスタを削除すると、前述のような原
理で、選択されていないブロックにおいて書込みデータ
線対ＷＤＢ，／ＷＤＢを介して、ビット線プリチャージ
電源と、電位ＶｓｓまたはＶＣＣを供給する電源との間
に電流が流れ消費電力が増大する。
込み選択用トランジスタを削除すると、前述のような原
理で、選択されていないブロックにおいて書込みデータ
線対ＷＤＢ，／ＷＤＢを介して、ビット線プリチャージ
電源と、電位ＶｓｓまたはＶＣＣを供給する電源との間
に電流が流れ消費電力が増大する。
【００８８】このように、データ読出し時のアクセスタ
イムが短縮された従来のＤＲＡＭによれば、チップ面積
の増大および消費電力の増大の両方を抑制することは困
難であった。
イムが短縮された従来のＤＲＡＭによれば、チップ面積
の増大および消費電力の増大の両方を抑制することは困
難であった。
【００８９】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、チップ面積の増大および消費電力の
増大を招来することなく、アクセスタイムの短縮された
半導体記憶装置を提供することである。
な問題点を解決し、チップ面積の増大および消費電力の
増大を招来することなく、アクセスタイムの短縮された
半導体記憶装置を提供することである。
【００９０】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る半導体記憶装置は、各々が複
数の行および複数の列に配列された複数のメモリセルお
よび、複数の列に対応して設けられた複数のビット線を
含む複数のブロックと、複数のブロックのうちのいずれ
かを選択するブロック選択手段と、データ書込時に複数
のブロックの各々において複数のビット線のいずれかを
選択する第１選択手段と、データ読出時に複数のブロッ
クの各々において複数のビット線のいずれかを選択する
第２選択手段とを備える。さらに、本発明に係る半導体
記憶装置は、複数のブロックに対応して設けられる、複
数の書込データバス手段，複数の読出データバス手段，
複数の接続手段，複数の伝達手段，複数の読出増幅手
段，複数のイコライズ手段，および複数のプリチャージ
手段を備える。
するために、本発明に係る半導体記憶装置は、各々が複
数の行および複数の列に配列された複数のメモリセルお
よび、複数の列に対応して設けられた複数のビット線を
含む複数のブロックと、複数のブロックのうちのいずれ
かを選択するブロック選択手段と、データ書込時に複数
のブロックの各々において複数のビット線のいずれかを
選択する第１選択手段と、データ読出時に複数のブロッ
クの各々において複数のビット線のいずれかを選択する
第２選択手段とを備える。さらに、本発明に係る半導体
記憶装置は、複数のブロックに対応して設けられる、複
数の書込データバス手段，複数の読出データバス手段，
複数の接続手段，複数の伝達手段，複数の読出増幅手
段，複数のイコライズ手段，および複数のプリチャージ
手段を備える。
【００９１】各書込データバス手段は、書込データを受
け、各読出データバス手段は、読出データを外部に伝達
する。各接続手段は、対応するブロックにおいて第１選
択手段により選択されたビット線を、対応する書込デー
タバス手段に電気的に接続する。各伝達手段は、対応す
るブロックにおいて第２選択手段により選択されたビッ
ト線の電位変化を、対応する読出データバス手段に伝達
する。各読出増幅手段は、対応する伝達手段により伝達
された電位変化を増幅する。各イコライズ手段は、対応
するブロックがブロック選択手段により選択されていな
いときに、対応するブロック内のすべてのビット線を所
定の電位にイコライズする。各プリチャージ手段は、デ
ータ書込時において、対応するブロックがブロック選択
手段により選択されていないときに、対応する書込デー
タバス手段をこの所定の電位と同じ電位にプリチャージ
する。
け、各読出データバス手段は、読出データを外部に伝達
する。各接続手段は、対応するブロックにおいて第１選
択手段により選択されたビット線を、対応する書込デー
タバス手段に電気的に接続する。各伝達手段は、対応す
るブロックにおいて第２選択手段により選択されたビッ
ト線の電位変化を、対応する読出データバス手段に伝達
する。各読出増幅手段は、対応する伝達手段により伝達
された電位変化を増幅する。各イコライズ手段は、対応
するブロックがブロック選択手段により選択されていな
いときに、対応するブロック内のすべてのビット線を所
定の電位にイコライズする。各プリチャージ手段は、デ
ータ書込時において、対応するブロックがブロック選択
手段により選択されていないときに、対応する書込デー
タバス手段をこの所定の電位と同じ電位にプリチャージ
する。
【００９２】
【作用】本発明に係る半導体記憶装置は上記のようなプ
リチャージ手段を含むので、各書込みデータバス手段
が、これに対応して設けられたブロックのメモリセルの
いずれに対するデータ書込みも行なわれるべきでない期
間、イコライズ手段によりイコライズされたビット線の
電位と同じ電位にプリチャージされる。したがって、こ
のような期間に、このブロック内のいずれのビット線が
書込みデータバス手段に電気的に接続されても、このビ
ット線と書込みデータバス手段との間に電流は流れな
い。
リチャージ手段を含むので、各書込みデータバス手段
が、これに対応して設けられたブロックのメモリセルの
いずれに対するデータ書込みも行なわれるべきでない期
間、イコライズ手段によりイコライズされたビット線の
電位と同じ電位にプリチャージされる。したがって、こ
のような期間に、このブロック内のいずれのビット線が
書込みデータバス手段に電気的に接続されても、このビ
ット線と書込みデータバス手段との間に電流は流れな
い。
【００９３】また、接続手段と伝達手段とが互いに独立
に制御されるので、データ読出し時にすべての接続手段
が不能化されれば、データ読出し時には、各ブロックに
おいていずれのビット線と書込みデータバス手段との間
にも電流は流れない。
に制御されるので、データ読出し時にすべての接続手段
が不能化されれば、データ読出し時には、各ブロックに
おいていずれのビット線と書込みデータバス手段との間
にも電流は流れない。
【００９４】
【実施例】図１は、本発明の一実施例のＩ／Ｏ分離方式
のＤＲＡＭの全体構成を示す概略ブロック図である。
のＤＲＡＭの全体構成を示す概略ブロック図である。
【００９５】図１を参照して、このＤＲＡＭは、図１１
に示される従来のＤＲＡＭと異なり、コラム選択線とし
て、データ読出しのためのコラム選択線ＲＣＳＬとデー
タ読出しのためのコラム選択線ＷＣＳＬとの２種類を含
み、かつ、各メモリセルアレイＭＡに対応して書込みデ
ータ線プリチャージ回路ＷＤＰを含む一方、書込み選択
用トランジスタ６００，６１０（図９参照）を含まな
い。
に示される従来のＤＲＡＭと異なり、コラム選択線とし
て、データ読出しのためのコラム選択線ＲＣＳＬとデー
タ読出しのためのコラム選択線ＷＣＳＬとの２種類を含
み、かつ、各メモリセルアレイＭＡに対応して書込みデ
ータ線プリチャージ回路ＷＤＰを含む一方、書込み選択
用トランジスタ６００，６１０（図９参照）を含まな
い。
【００９６】リードコラムデコーダＲＣＤは、いずれか
１本の読出し用コラム選択線ＲＣＳＬの電位をハイレベ
ルにするために設けられ、ライトコラムデコーダＷＣＤ
は、いずれか１本の書込み用コラム選択線ＷＣＳＬの電
位をハイレベルにするために設けられる。
１本の読出し用コラム選択線ＲＣＳＬの電位をハイレベ
ルにするために設けられ、ライトコラムデコーダＷＣＤ
は、いずれか１本の書込み用コラム選択線ＷＣＳＬの電
位をハイレベルにするために設けられる。
【００９７】リードコラムデコーダＲＣＤおよびライト
コラムデコーダＷＣＤならびに書込みデータ線プリチャ
ージ回路ＷＤＰを除く他の回路部の構成および動作は、
図９および図１１で示される従来のＤＲＡＭにおけるそ
れと同様である。
コラムデコーダＷＣＤならびに書込みデータ線プリチャ
ージ回路ＷＤＰを除く他の回路部の構成および動作は、
図９および図１１で示される従来のＤＲＡＭにおけるそ
れと同様である。
【００９８】読出し用コラム選択線ＲＣＳＬおよび書込
み用コラム選択線ＷＣＳＬはともにすべてのメモリセル
アレイＭＡに共通に設けられる。このＤＲＡＭにおいて
も、１つのメモリセルアレイＭＡと、それに対応して設
けられた書込み用センスアンプＷＳＡ，書込みデータ線
対ＷＤＢ，／ＷＤＢ，読出しデータ入力回路ＲＤ，読出
しデータ線ＲＤＢ，／ＲＤＢ，ビット線イコライズ回路
ＥＱ，読出し用センスアンプＲＳＡ，および書込みデー
タ線プリチャージ回路ＷＤＰとが１つのブロックとして
扱われる。
み用コラム選択線ＷＣＳＬはともにすべてのメモリセル
アレイＭＡに共通に設けられる。このＤＲＡＭにおいて
も、１つのメモリセルアレイＭＡと、それに対応して設
けられた書込み用センスアンプＷＳＡ，書込みデータ線
対ＷＤＢ，／ＷＤＢ，読出しデータ入力回路ＲＤ，読出
しデータ線ＲＤＢ，／ＲＤＢ，ビット線イコライズ回路
ＥＱ，読出し用センスアンプＲＳＡ，および書込みデー
タ線プリチャージ回路ＷＤＰとが１つのブロックとして
扱われる。
【００９９】図２は、図１における任意の１つのブロッ
クの構成を示す回路図である。以下、図１ないし図４を
参照しながらこのＤＲＡＭにおけるデータ読出しおよび
データ書込みのための回路動作について具体的に説明す
る。
クの構成を示す回路図である。以下、図１ないし図４を
参照しながらこのＤＲＡＭにおけるデータ読出しおよび
データ書込みのための回路動作について具体的に説明す
る。
【０１００】図３および図４はそれぞれ、データ書込み
時およびデータ読出し時における、図２内の各部の電位
変化を示すタイミングチャート図である。
時およびデータ読出し時における、図２内の各部の電位
変化を示すタイミングチャート図である。
【０１０１】各ビット線対ＢＬ，／ＢＬと、読出しデー
タ線対ＲＤＢ，／ＲＤＢおよび書込みデータ線対ＷＤ
Ｂ，／ＷＤＢのそれぞれとの間には、従来と同じ構成の
読出しデータ入力回路ＲＤおよびビット線選択用トラン
ジスタ５００および５１０が接続される。ただし、本実
施例では、各ビット線対ＢＬ，／ＢＬに対応して設けら
れたビット線選択用トランジスタ５００および５１０の
ゲートに接続されるコラム選択線ＷＣＳＬと、このビッ
ト線対に対応して設けられた読出しデータ入力回路ＲＤ
内のトランジスタ７２０および７３０のゲートに接続さ
れるコラム選択線ＲＣＳＬとは独立である。
タ線対ＲＤＢ，／ＲＤＢおよび書込みデータ線対ＷＤ
Ｂ，／ＷＤＢのそれぞれとの間には、従来と同じ構成の
読出しデータ入力回路ＲＤおよびビット線選択用トラン
ジスタ５００および５１０が接続される。ただし、本実
施例では、各ビット線対ＢＬ，／ＢＬに対応して設けら
れたビット線選択用トランジスタ５００および５１０の
ゲートに接続されるコラム選択線ＷＣＳＬと、このビッ
ト線対に対応して設けられた読出しデータ入力回路ＲＤ
内のトランジスタ７２０および７３０のゲートに接続さ
れるコラム選択線ＲＣＳＬとは独立である。
【０１０２】すなわち、各ビット線対ＢＬ，／ＢＬに対
応して１本の書込み用コラム選択線ＷＣＳＬおよびおよ
び１本の読出し用コラム選択線ＲＣＳＬが設けられ、各
書込み用コラム選択線ＷＣＳＬは、対応するビット線対
ＢＬ，／ＢＬに接続されたビット線選択用トランジスタ
５００および５１０のゲートに共通に接続され、各読出
し用コラム選択線ＲＣＳＬは、対応するビット線対Ｂ
Ｌ，／ＢＬに対応して設けられた読出しデータ入力回路
ＲＤ内のトランジスタ７２０および７３０のゲートに共
通に接続される。したがって、各書込み用コラム選択線
ＷＣＳＬは図１のすべてのメモリセルアレイＭＡにおい
て、１組のビット線選択用トランジスタ５００，５１０
に接続され、同様に、各読出し用コラム選択線ＲＣＳＬ
は、図１のすべてのメモリセルアレイＭＡにおいて、１
組の読出しデータ入力用トランジスタ対７２０，７３０
に接続される。
応して１本の書込み用コラム選択線ＷＣＳＬおよびおよ
び１本の読出し用コラム選択線ＲＣＳＬが設けられ、各
書込み用コラム選択線ＷＣＳＬは、対応するビット線対
ＢＬ，／ＢＬに接続されたビット線選択用トランジスタ
５００および５１０のゲートに共通に接続され、各読出
し用コラム選択線ＲＣＳＬは、対応するビット線対Ｂ
Ｌ，／ＢＬに対応して設けられた読出しデータ入力回路
ＲＤ内のトランジスタ７２０および７３０のゲートに共
通に接続される。したがって、各書込み用コラム選択線
ＷＣＳＬは図１のすべてのメモリセルアレイＭＡにおい
て、１組のビット線選択用トランジスタ５００，５１０
に接続され、同様に、各読出し用コラム選択線ＲＣＳＬ
は、図１のすべてのメモリセルアレイＭＡにおいて、１
組の読出しデータ入力用トランジスタ対７２０，７３０
に接続される。
【０１０３】データ書込み時には、図１のライトコラム
デコーダＷＣＤが、いずれか１本の書込み用コラム選択
線ＷＣＳＬにハイレベルの電位を付与する。
デコーダＷＣＤが、いずれか１本の書込み用コラム選択
線ＷＣＳＬにハイレベルの電位を付与する。
【０１０４】したがって、データ書込み時にはいずれか
１つのメモリセルアレイブロックＭＡにおいて、いずれ
か１本のワード線ＷＬの電位が図３（ｂ）に示されるよ
うに電源電位Ｖｃｃよりも若干高い電位（Ｖｃｃ＋α）
となるとともに、いずれか１本の書込み用コラム選択線
ＷＣＳＬの電位が図３（ｇ）に示されるように電源電位
Ｖｃｃに立上がる。
１つのメモリセルアレイブロックＭＡにおいて、いずれ
か１本のワード線ＷＬの電位が図３（ｂ）に示されるよ
うに電源電位Ｖｃｃよりも若干高い電位（Ｖｃｃ＋α）
となるとともに、いずれか１本の書込み用コラム選択線
ＷＣＳＬの電位が図３（ｇ）に示されるように電源電位
Ｖｃｃに立上がる。
【０１０５】ワード線ＷＬの電位の立上りに応答して、
このワード線ＷＬに接続された各メモリセルＭＣ内のキ
ャパシタ２００が対応するビット線ＢＬまたは／ＢＬに
電気的に接続される。書込み用コラム選択線ＷＣＳＬの
電位の立上りに応答して、書込み用コラム選択線ＷＣＳ
Ｌに対応するビット線対ＢＬ，／ＢＬが、これらに接続
されたビット線選択用トランジスタ５００および５１０
の導通によって、書込みデータ線対ＷＤＢ，／ＷＤＢに
電気的に接続される。
このワード線ＷＬに接続された各メモリセルＭＣ内のキ
ャパシタ２００が対応するビット線ＢＬまたは／ＢＬに
電気的に接続される。書込み用コラム選択線ＷＣＳＬの
電位の立上りに応答して、書込み用コラム選択線ＷＣＳ
Ｌに対応するビット線対ＢＬ，／ＢＬが、これらに接続
されたビット線選択用トランジスタ５００および５１０
の導通によって、書込みデータ線対ＷＤＢ，／ＷＤＢに
電気的に接続される。
【０１０６】一方、各書込みデータ線対ＷＤＢ，／ＷＤ
Ｂには、書込みデータ線プリチャージ回路ＷＢＰが接続
される。
Ｂには、書込みデータ線プリチャージ回路ＷＢＰが接続
される。
【０１０７】各書込みデータ線プリチャージ回路ＷＢＰ
は、対応する書込みデータ線ＷＤＢおよび／ＷＤＢとビ
ット線プリチャージ電源（図示せず）との間に直列に接
続されるＮチャネルＭＯＳトランジスタ８００および８
１０と、対応する書込みデータ線ＷＤＢおよび／ＷＤＢ
と共通書込みデータ線ＧＷＤＢおよび／ＧＷＤＢとの間
にそれぞれ設けられるＮチャネルＭＯＳトランジスタ８
２０および８３０とを含む。
は、対応する書込みデータ線ＷＤＢおよび／ＷＤＢとビ
ット線プリチャージ電源（図示せず）との間に直列に接
続されるＮチャネルＭＯＳトランジスタ８００および８
１０と、対応する書込みデータ線ＷＤＢおよび／ＷＤＢ
と共通書込みデータ線ＧＷＤＢおよび／ＧＷＤＢとの間
にそれぞれ設けられるＮチャネルＭＯＳトランジスタ８
２０および８３０とを含む。
【０１０８】各書込みデータ線プリチャージ回路ＷＤＰ
内のトランジスタ８００および８１０と、トランジスタ
８２０および８３０とはそれぞれ、書込みブロック選択
信号φＷＢＳとその反転信号とによって一括して制御さ
れる。つまり、各書込みデータ線プリチャージ回路ＷＤ
Ｐは、他の書込みデータ線プリチャージ回路ＷＤＰとは
異なる書込みブロック選択信号φＷＢＳによって制御さ
れる。
内のトランジスタ８００および８１０と、トランジスタ
８２０および８３０とはそれぞれ、書込みブロック選択
信号φＷＢＳとその反転信号とによって一括して制御さ
れる。つまり、各書込みデータ線プリチャージ回路ＷＤ
Ｐは、他の書込みデータ線プリチャージ回路ＷＤＰとは
異なる書込みブロック選択信号φＷＢＳによって制御さ
れる。
【０１０９】各書込みブロック選択信号φＷＢＳは、デ
ータ書込み時において、対応するメモリセルアレイブロ
ックＭＡにおけるワード線ＷＬの電位の立上り時に電源
電位Ｖｃｃとなる。
ータ書込み時において、対応するメモリセルアレイブロ
ックＭＡにおけるワード線ＷＬの電位の立上り時に電源
電位Ｖｃｃとなる。
【０１１０】したがって、データ書込み時には、選択さ
れたメモリセルアレイブロックＭＡに対応して設けられ
た書込みデータ線プリチャージ回路ＷＤＰにおいて、ト
ランジスタ８２０および８３０がＯＮ状態となりトラン
ジスタ８００および８１０がＯＦＦ状態となるので、こ
のメモリセルアレイブロックＭＡに対応して設けられた
読出しデータ線ＷＤＢおよび／ＷＤＢはそれぞれ、対応
する書込みデータ線プリチャージ回路ＷＤＰ内のトラン
ジスタ８２０および８３０を介して共通書込みデータ線
ＧＷＤＢおよび／ＧＷＤＢに電気的に接続される。した
がって、共通書込みデータ線ＧＷＤＢおよび／ＧＷＤＢ
に書込みデータとして付与された相補的な電位はそれぞ
れ、選択されたブロックにおいて、書込みデータ線ＷＤ
Ｂおよび／ＷＤＢに伝達される。
れたメモリセルアレイブロックＭＡに対応して設けられ
た書込みデータ線プリチャージ回路ＷＤＰにおいて、ト
ランジスタ８２０および８３０がＯＮ状態となりトラン
ジスタ８００および８１０がＯＦＦ状態となるので、こ
のメモリセルアレイブロックＭＡに対応して設けられた
読出しデータ線ＷＤＢおよび／ＷＤＢはそれぞれ、対応
する書込みデータ線プリチャージ回路ＷＤＰ内のトラン
ジスタ８２０および８３０を介して共通書込みデータ線
ＧＷＤＢおよび／ＧＷＤＢに電気的に接続される。した
がって、共通書込みデータ線ＧＷＤＢおよび／ＧＷＤＢ
に書込みデータとして付与された相補的な電位はそれぞ
れ、選択されたブロックにおいて、書込みデータ線ＷＤ
Ｂおよび／ＷＤＢに伝達される。
【０１１１】この結果、選択されたブロックにおいて、
選択されたビット線ＢＬおよび／ＢＬにそれぞれ、書込
みデータとして書込みデータ線ＷＤＢおよび／ＷＤＢに
伝達された相補的な電位が伝達される。
選択されたビット線ＢＬおよび／ＢＬにそれぞれ、書込
みデータとして書込みデータ線ＷＤＢおよび／ＷＤＢに
伝達された相補的な電位が伝達される。
【０１１２】具体的には、選択されたブロックに付与さ
れるべきイコライズ信号φＥＱは図３（ａ）に示される
ように接地電位Ｖｓｓに立下げられるので、選択された
ビット線ＢＬおよび／ＢＬの電位は、それぞれ、図３
（ｃ）に示されるように、対応する書込み用コラム選択
線ＷＣＳＬの電位の立上がりに応答して、書込みデータ
線ＷＤＢおよび／ＷＤＢの電位によって、相補的に、中
間電位Ｖｂｌからわずかに変化する。このわずかな変化
が書込み用センスアンプＷＳＡによって増幅される。
れるべきイコライズ信号φＥＱは図３（ａ）に示される
ように接地電位Ｖｓｓに立下げられるので、選択された
ビット線ＢＬおよび／ＢＬの電位は、それぞれ、図３
（ｃ）に示されるように、対応する書込み用コラム選択
線ＷＣＳＬの電位の立上がりに応答して、書込みデータ
線ＷＤＢおよび／ＷＤＢの電位によって、相補的に、中
間電位Ｖｂｌからわずかに変化する。このわずかな変化
が書込み用センスアンプＷＳＡによって増幅される。
【０１１３】すなわち、選択されたブロックに付与され
るべきセンスアンプ活性化信号φｐＳＡおよびφｎＳＡ
は、それぞれ、図３（ｅ）および（ｄ）に示されるよう
に、ワード線ＷＬの電位が立上げられてからある程度時
間が経過した後に、中間電位Ｖｂｌから電源電位Ｖｃｃ
および接地電位Ｖｓｓに変化させられる。この結果、選
択されたビット線対ＢＬ，／ＢＬに接続された書込み用
センスアンプＷＳＡは、選択されたビット線ＢＬおよび
／ＢＬ間に書込みデータによる十分な電位差が生じてか
ら動作して、この電位差を電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの差まで広げる（図３（ｃ）参照）。さらに、こ
の書込み用センスアンプＷＳＡは、ノードＮ１およびＮ
２にそれぞれ、選択されたビット線ＢＬおよび／ＢＬの
増幅後の電位をラッチする。
るべきセンスアンプ活性化信号φｐＳＡおよびφｎＳＡ
は、それぞれ、図３（ｅ）および（ｄ）に示されるよう
に、ワード線ＷＬの電位が立上げられてからある程度時
間が経過した後に、中間電位Ｖｂｌから電源電位Ｖｃｃ
および接地電位Ｖｓｓに変化させられる。この結果、選
択されたビット線対ＢＬ，／ＢＬに接続された書込み用
センスアンプＷＳＡは、選択されたビット線ＢＬおよび
／ＢＬ間に書込みデータによる十分な電位差が生じてか
ら動作して、この電位差を電源電位Ｖｃｃと接地電位Ｖ
ｓｓとの差まで広げる（図３（ｃ）参照）。さらに、こ
の書込み用センスアンプＷＳＡは、ノードＮ１およびＮ
２にそれぞれ、選択されたビット線ＢＬおよび／ＢＬの
増幅後の電位をラッチする。
【０１１４】この書込み用センスアンプＷＳＡ内のノー
ドＮ１およびＮ２にラッチされた相補的な電位のうちの
いずれか一方に応答して、選択されたメモリセルＭＣ内
のキャパシタ２００に放電または充電が生じ、選択され
たメモリセルＭＣへの書込みが終了する。
ドＮ１およびＮ２にラッチされた相補的な電位のうちの
いずれか一方に応答して、選択されたメモリセルＭＣ内
のキャパシタ２００に放電または充電が生じ、選択され
たメモリセルＭＣへの書込みが終了する。
【０１１５】なお、外部からの書込データ信号は、実際
には、図示されない書込バッファによって増幅されて、
共通書込データ線対ＧＷＤＢ，／ＧＷＤＢに供給され
る。
には、図示されない書込バッファによって増幅されて、
共通書込データ線対ＧＷＤＢ，／ＧＷＤＢに供給され
る。
【０１１６】以上がデータ書込み時における選択された
ブロックの回路動作である。次に、データ書込み時にお
ける選択されていないブロックの回路動作について説明
する。
ブロックの回路動作である。次に、データ書込み時にお
ける選択されていないブロックの回路動作について説明
する。
【０１１７】選択されていないブロックにおいて書込み
データ線プリチャージ回路ＷＤＰには図３（ｊ）に示さ
れるように、接地電位Ｖｓｓの書込みブロック選択信号
φＷＢＳが付与される。このため、選択されていない各
ブロックの書込みデータ線プリチャージ回路ＷＤＰにお
いては、選択されたブロックの書込みデータ線プリチャ
ージ回路ＷＤＰの場合と逆に、トランジスタ８００およ
び８１０がＯＮ状態となりトランジスタ８２０および８
３０がＯＦＦ状態となる。
データ線プリチャージ回路ＷＤＰには図３（ｊ）に示さ
れるように、接地電位Ｖｓｓの書込みブロック選択信号
φＷＢＳが付与される。このため、選択されていない各
ブロックの書込みデータ線プリチャージ回路ＷＤＰにお
いては、選択されたブロックの書込みデータ線プリチャ
ージ回路ＷＤＰの場合と逆に、トランジスタ８００およ
び８１０がＯＮ状態となりトランジスタ８２０および８
３０がＯＦＦ状態となる。
【０１１８】したがって、選択されないブロックにおい
て、書込みデータ線ＷＤＢおよび／ＷＤＢは、対応する
書込みデータ線プリチャージ回路ＷＤＰ内のトランジス
タ８００および８１０を介してビット線プリチャージ電
源に電気的に接続されるので、中間電位Ｖｂｌにプリチ
ャージされる。
て、書込みデータ線ＷＤＢおよび／ＷＤＢは、対応する
書込みデータ線プリチャージ回路ＷＤＰ内のトランジス
タ８００および８１０を介してビット線プリチャージ電
源に電気的に接続されるので、中間電位Ｖｂｌにプリチ
ャージされる。
【０１１９】一方、選択されないブロックにおいても、
いずれか１本の書込み用コラム選択線ＷＣＳＬはハイレ
ベルとされるので、この１本の書込み用コラム選択線Ｗ
ＣＳＬに接続された１対のビット線選択用トランジスタ
５００および５１０がＯＮ状態となって、書込みデータ
線ＷＤＢおよび／ＷＤＢをそれぞれ選択されたビット線
ＢＬおよび／ＢＬに電気的に接続する。
いずれか１本の書込み用コラム選択線ＷＣＳＬはハイレ
ベルとされるので、この１本の書込み用コラム選択線Ｗ
ＣＳＬに接続された１対のビット線選択用トランジスタ
５００および５１０がＯＮ状態となって、書込みデータ
線ＷＤＢおよび／ＷＤＢをそれぞれ選択されたビット線
ＢＬおよび／ＢＬに電気的に接続する。
【０１２０】さらに、選択されないブロックには、図３
（ａ）に示されるようなハイレベルのイコライズ信号φ
ＥＱが付与されるので、選択されないブロックにおい
て、すべてのイコライズ回路ＥＱ内のトランジスタ４０
０および４１０がＯＮ状態となって、すべてのビット線
対ＢＬ，／ＢＬも中間電位Ｖｂｌにイコライズする。そ
れゆえ、中間電位Ｖｂｌにイコライズされたビット線Ｂ
Ｌおよび／ＢＬがそれぞれ書込みデータ線ＷＤＢおよび
／ＷＤＢに電気的に接続される。
（ａ）に示されるようなハイレベルのイコライズ信号φ
ＥＱが付与されるので、選択されないブロックにおい
て、すべてのイコライズ回路ＥＱ内のトランジスタ４０
０および４１０がＯＮ状態となって、すべてのビット線
対ＢＬ，／ＢＬも中間電位Ｖｂｌにイコライズする。そ
れゆえ、中間電位Ｖｂｌにイコライズされたビット線Ｂ
Ｌおよび／ＢＬがそれぞれ書込みデータ線ＷＤＢおよび
／ＷＤＢに電気的に接続される。
【０１２１】しかしながら、本実施例では、書込みデー
タ線ＷＤＢおよび／ＷＤＢは、対応するプリチャージ回
路ＷＤＰによって中間電位Ｖｂｌにプリチャージされて
いるので、イコライズされたビット線対ＢＬ，／ＢＬと
書込みデータ線対ＷＤＢ，／ＷＤＢとの間に設けられた
ビット線選択用トランジスタ５００，５１０がＯＮ状態
となっても、これらのビット線対ＢＬ，／ＢＬおよび書
込みデータ線対ＷＤＢ，／ＷＤＢ間に電流は流れない。
タ線ＷＤＢおよび／ＷＤＢは、対応するプリチャージ回
路ＷＤＰによって中間電位Ｖｂｌにプリチャージされて
いるので、イコライズされたビット線対ＢＬ，／ＢＬと
書込みデータ線対ＷＤＢ，／ＷＤＢとの間に設けられた
ビット線選択用トランジスタ５００，５１０がＯＮ状態
となっても、これらのビット線対ＢＬ，／ＢＬおよび書
込みデータ線対ＷＤＢ，／ＷＤＢ間に電流は流れない。
【０１２２】このように、本実施例では、Ｉ／Ｏ分離方
式の従来のＤＲＡＭ（図９参照）のようにビット線選択
用トランジスタ５００，５１０に直列に書込み選択用ト
ランジスタ６００，６１０が接続されていないにもかか
わらず、データ書込み時に、選択されないブロックにお
いて、選択されたビット線対と書込みデータ線対との間
に流れる電流が遮断される。つまり、選択されないメモ
リセルアレイブロックＭＡに対応して設けられた書込み
データ線ＷＤＢおよび／ＷＤＢを、イコライズされたビ
ット線ＢＬ，／ＢＬの電位と同じ電位Ｖｂｌにプリチャ
ージするように動作する回路ＷＤＰが設けられるので、
データ書込み時に、選択されていないメモリセルアレイ
ＭＡにおけるビット線対ＢＬ，／ＢＬと書込みデータ線
対ＷＤＢ，／ＷＤＢとの間の電気的接続を遮断するため
に、各ビット線対ＢＬ，／ＢＬごとに２つの書込み選択
用トランジスタ６００，６１０を設ける必要がない。
式の従来のＤＲＡＭ（図９参照）のようにビット線選択
用トランジスタ５００，５１０に直列に書込み選択用ト
ランジスタ６００，６１０が接続されていないにもかか
わらず、データ書込み時に、選択されないブロックにお
いて、選択されたビット線対と書込みデータ線対との間
に流れる電流が遮断される。つまり、選択されないメモ
リセルアレイブロックＭＡに対応して設けられた書込み
データ線ＷＤＢおよび／ＷＤＢを、イコライズされたビ
ット線ＢＬ，／ＢＬの電位と同じ電位Ｖｂｌにプリチャ
ージするように動作する回路ＷＤＰが設けられるので、
データ書込み時に、選択されていないメモリセルアレイ
ＭＡにおけるビット線対ＢＬ，／ＢＬと書込みデータ線
対ＷＤＢ，／ＷＤＢとの間の電気的接続を遮断するため
に、各ビット線対ＢＬ，／ＢＬごとに２つの書込み選択
用トランジスタ６００，６１０を設ける必要がない。
【０１２３】図９に示される従来のＩ／Ｏ分離方式のＤ
ＲＡＭによれば、選択されないブロックにおいてビット
線プリチャージ電源と書込みデータ線ＷＤＢ，／ＷＤＢ
との間に無駄な電流が流れないようにするために、すべ
てのメモリセルアレイブロックＭＡ内の各ビット線対Ｂ
Ｌ，／ＢＬに対応して２個の書込み選択用トランジスタ
が設けられる。このため、各メモリセルアレイブロック
ＭＡ内のビット線対の数とメモリセルアレイブロックＭ
Ａの数との積の２倍に相当する数のトランジスタが、書
込み選択用トランジスタとして付加される。これに対
し、本実施例では、このような無駄な電流が流れないよ
うにするために、各メモリセルアレイＭＡごとに４つの
トランジスタ８００，８１０，８２０，８３０によって
構成された１つの書込みデータ線プリチャージ回路ＷＤ
Ｐが設けられるだけであるので、従来のＩ／Ｏ分離方式
のＤＲＡＭに比べ回路素子数が大幅に削減される。
ＲＡＭによれば、選択されないブロックにおいてビット
線プリチャージ電源と書込みデータ線ＷＤＢ，／ＷＤＢ
との間に無駄な電流が流れないようにするために、すべ
てのメモリセルアレイブロックＭＡ内の各ビット線対Ｂ
Ｌ，／ＢＬに対応して２個の書込み選択用トランジスタ
が設けられる。このため、各メモリセルアレイブロック
ＭＡ内のビット線対の数とメモリセルアレイブロックＭ
Ａの数との積の２倍に相当する数のトランジスタが、書
込み選択用トランジスタとして付加される。これに対
し、本実施例では、このような無駄な電流が流れないよ
うにするために、各メモリセルアレイＭＡごとに４つの
トランジスタ８００，８１０，８２０，８３０によって
構成された１つの書込みデータ線プリチャージ回路ＷＤ
Ｐが設けられるだけであるので、従来のＩ／Ｏ分離方式
のＤＲＡＭに比べ回路素子数が大幅に削減される。
【０１２４】なお、データ書込み時には、ハイレベルの
書込み用コラム選択線ＷＣＳＬに対応する読出し用コラ
ム選択線ＲＣＳＬの電位がハイレベルとされる（図３
（ｆ）参照）とともに、読出し用センスアンプ活性化信
号φＲＳＡが図３（ｉ）に示されるようにローレベルと
される。このため、選択されたブロックにおいて、読出
しデータ入力回路ＲＤ内のトランジスタ７２０および７
３０はＯＮ状態となるとともに、読出し用センスアンプ
ＲＳＡは活性化される。
書込み用コラム選択線ＷＣＳＬに対応する読出し用コラ
ム選択線ＲＣＳＬの電位がハイレベルとされる（図３
（ｆ）参照）とともに、読出し用センスアンプ活性化信
号φＲＳＡが図３（ｉ）に示されるようにローレベルと
される。このため、選択されたブロックにおいて、読出
しデータ入力回路ＲＤ内のトランジスタ７２０および７
３０はＯＮ状態となるとともに、読出し用センスアンプ
ＲＳＡは活性化される。
【０１２５】次に、データ読出し時の回路動作について
説明する。データ読出し時には、いずれか１つのメモリ
セルアレイブロックＭＡにおいて、いずれか１本のワー
ド線ＷＬの電位が図４（ｂ）に示されるように高電位
（Ｖｃｃ＋α）とされ、かつ、いずれか１本の読出し用
コラム選択線ＲＣＳＬの電位が図４（ｆ）に示されるよ
うに電源電位Ｖｃｃに立上げられる。一方、イコライズ
信号φＥＱは図４（ａ）に示されるようにワード線ＷＬ
の電位の立上がりよりも早く接地電位Ｖｓｓに立下げら
れ、読出し用センスアンプ活性化信号φＲＳＡはワード
線ＷＬの電位の立上がりとほぼ同じタイミングで接地電
位Ｖｓｓに立下げられる。
説明する。データ読出し時には、いずれか１つのメモリ
セルアレイブロックＭＡにおいて、いずれか１本のワー
ド線ＷＬの電位が図４（ｂ）に示されるように高電位
（Ｖｃｃ＋α）とされ、かつ、いずれか１本の読出し用
コラム選択線ＲＣＳＬの電位が図４（ｆ）に示されるよ
うに電源電位Ｖｃｃに立上げられる。一方、イコライズ
信号φＥＱは図４（ａ）に示されるようにワード線ＷＬ
の電位の立上がりよりも早く接地電位Ｖｓｓに立下げら
れ、読出し用センスアンプ活性化信号φＲＳＡはワード
線ＷＬの電位の立上がりとほぼ同じタイミングで接地電
位Ｖｓｓに立下げられる。
【０１２６】一方、すべての書込み用コラム選択線ＷＣ
ＳＬは、図４（ｇ）に示されるように接地電位Ｖｓｓと
される。このため、各ブロックにおいて、すべてのビッ
ト線対ＢＬ，／ＢＬは書込み用データ線対ＷＤＢ，／Ｗ
ＤＢから電気的に切離される。
ＳＬは、図４（ｇ）に示されるように接地電位Ｖｓｓと
される。このため、各ブロックにおいて、すべてのビッ
ト線対ＢＬ，／ＢＬは書込み用データ線対ＷＤＢ，／Ｗ
ＤＢから電気的に切離される。
【０１２７】したがって、選択されたブロックにおいて
のみ、各ビット線ＢＬまたは／ＢＬの電位が従来のＤＲ
ＡＭの場合と同様に、図４（ｃ）に示されるように、１
本のワード線ＷＬの電位の立上がりに応答して、メモリ
セルＭＣの記憶データに応じてわずかに上昇または下降
し、各ビット線対を構成する２本のビット線ＢＬおよび
／ＢＬ間にわずかな電位差が生じる。
のみ、各ビット線ＢＬまたは／ＢＬの電位が従来のＤＲ
ＡＭの場合と同様に、図４（ｃ）に示されるように、１
本のワード線ＷＬの電位の立上がりに応答して、メモリ
セルＭＣの記憶データに応じてわずかに上昇または下降
し、各ビット線対を構成する２本のビット線ＢＬおよび
／ＢＬ間にわずかな電位差が生じる。
【０１２８】選択されたビット線ＢＬおよび／ＢＬ間に
生じた電位差は、対応する読出しデータ入力回路ＲＤお
よび書込み用センスアンプＷＳＡならびに読出し用セン
スアンプＲＳＡの従来と同様の動作によって、読出しデ
ータ線ＲＤＢおよび／ＲＤＢ間に増幅されて現われる。
生じた電位差は、対応する読出しデータ入力回路ＲＤお
よび書込み用センスアンプＷＳＡならびに読出し用セン
スアンプＲＳＡの従来と同様の動作によって、読出しデ
ータ線ＲＤＢおよび／ＲＤＢ間に増幅されて現われる。
【０１２９】また、センスアンプ活性化信号φｐＳＡお
よびφｎＳＡも、従来と同様に、ワード線ＷＬの電位の
立上からかなり遅れて電源電位Ｖｃｃおよび接地電位Ｖ
ｓｓとされる（図４（ｄ），（ｅ）参照）ので、書込み
用センスアンプＷＳＡも、従来と同様に読出し用センス
アンプＲＳＡよりも遅れて活性化される。
よびφｎＳＡも、従来と同様に、ワード線ＷＬの電位の
立上からかなり遅れて電源電位Ｖｃｃおよび接地電位Ｖ
ｓｓとされる（図４（ｄ），（ｅ）参照）ので、書込み
用センスアンプＷＳＡも、従来と同様に読出し用センス
アンプＲＳＡよりも遅れて活性化される。
【０１３０】なお、データ読出し時にはすべてのブロッ
クに、ローレベルの書込みブロック選択信号φＷＢＳ
（図４（ｉ））が付与される。したがって、すべてのブ
ロックにおいて、書込みデータ線プリチャージ回路ＷＤ
Ｐ内のトランジスタ８００および８１０がＯＮ状態とな
るので、書込みデータ線ＷＤＢおよび／ＷＤＢはともに
中間電位Ｖｂｌにプリチャージされる。
クに、ローレベルの書込みブロック選択信号φＷＢＳ
（図４（ｉ））が付与される。したがって、すべてのブ
ロックにおいて、書込みデータ線プリチャージ回路ＷＤ
Ｐ内のトランジスタ８００および８１０がＯＮ状態とな
るので、書込みデータ線ＷＤＢおよび／ＷＤＢはともに
中間電位Ｖｂｌにプリチャージされる。
【０１３１】上記のように、データ読出し時には、選択
されたビット線対ＢＬ，／ＢＬに従来のＩ／Ｏ分離方式
のＤＲＡＭの場合と同様の原理で現われたデータ信号が
読出し用センスアンプＲＳＡに伝達される。したがっ
て、読出し用センスアンプＲＳＡの動作開始タイミング
をワード線ＷＬの電位の立上がりタイミングよりも遅ら
せる必要性が生じないことにより、アクセスタイムの短
縮が図れる。
されたビット線対ＢＬ，／ＢＬに従来のＩ／Ｏ分離方式
のＤＲＡＭの場合と同様の原理で現われたデータ信号が
読出し用センスアンプＲＳＡに伝達される。したがっ
て、読出し用センスアンプＲＳＡの動作開始タイミング
をワード線ＷＬの電位の立上がりタイミングよりも遅ら
せる必要性が生じないことにより、アクセスタイムの短
縮が図れる。
【０１３２】次に、図５を参照しながら、本実施例にお
いて必要な制御信号の作成方法について説明する。
いて必要な制御信号の作成方法について説明する。
【０１３３】図５は、本実施例のＤＲＡＭにおける制御
信号作成系の構成を示す概略ブロック図である。これら
の回路部は、実際には、図１に示された回路部の周囲に
配置される。
信号作成系の構成を示す概略ブロック図である。これら
の回路部は、実際には、図１に示された回路部の周囲に
配置される。
【０１３４】図５を参照して、ＲＡＳバッファ２は、外
部からのローアクティブなロウアドレスストローブ信号
／ＲＡＳをバッファリングしてセンスアンプ制御回路１
およびアドレス制御回路７に与える。同様に、ＣＡＳバ
ッファ３は、外部からのローアクティブなコラムアドレ
スストローブ信号／ＣＡＳをバッファリングして、アド
レス制御回路７および書込み制御回路４に与える。
部からのローアクティブなロウアドレスストローブ信号
／ＲＡＳをバッファリングしてセンスアンプ制御回路１
およびアドレス制御回路７に与える。同様に、ＣＡＳバ
ッファ３は、外部からのローアクティブなコラムアドレ
スストローブ信号／ＣＡＳをバッファリングして、アド
レス制御回路７および書込み制御回路４に与える。
【０１３５】センスアンプ制御回路１は、ＲＡＳバッフ
ァ２の出力に応答して、センスアンプ活性化信号φｎＳ
ＡおよびφｐＳＡならびに、読出し用センスアンプ活性
化信号φＲＳＡおよびイコライズ信号φＥＱを作成す
る。
ァ２の出力に応答して、センスアンプ活性化信号φｎＳ
ＡおよびφｐＳＡならびに、読出し用センスアンプ活性
化信号φＲＳＡおよびイコライズ信号φＥＱを作成す
る。
【０１３６】アドレス制御回路７は、ＲＡＳバッファ２
およびＣＡＳバッファ３の出力信号に基づいて、ロウア
ドレスバッファ９およびコラムアドレスバッファ８を制
御する。
およびＣＡＳバッファ３の出力信号に基づいて、ロウア
ドレスバッファ９およびコラムアドレスバッファ８を制
御する。
【０１３７】ロウアドレスバッファ９は、アドレス制御
回路７によって制御されて、外部からのアドレス信号の
うち、図１のいずれか１つのメモリセルアレイブロック
ＭＡ内のいずれか１つのメモリセル行のアドレスを指示
するロウアドレス信号をバッファリングして得られた信
号を、内部ロウアドレス信号としてロウデコーダＲＤに
与える。
回路７によって制御されて、外部からのアドレス信号の
うち、図１のいずれか１つのメモリセルアレイブロック
ＭＡ内のいずれか１つのメモリセル行のアドレスを指示
するロウアドレス信号をバッファリングして得られた信
号を、内部ロウアドレス信号としてロウデコーダＲＤに
与える。
【０１３８】コラムアドレスバッファ８は、外部アドレ
ス信号のうち、図１のいずれか１つのメモリセルアレイ
ブロックＭＡ内のいずれか１つのメモリセル列のアドレ
スを指示するコラムアドレス信号をバッファして得られ
た信号を、内部コラムアドレス信号としてリードコラム
デコーダＲＣＤに与える。
ス信号のうち、図１のいずれか１つのメモリセルアレイ
ブロックＭＡ内のいずれか１つのメモリセル列のアドレ
スを指示するコラムアドレス信号をバッファして得られ
た信号を、内部コラムアドレス信号としてリードコラム
デコーダＲＣＤに与える。
【０１３９】ロウデコーダＲＤは、データ書込み時およ
びデータ読出し時において、内部ロウアドレス信号が指
示するアドレスのメモリセル行に接続された１本のワー
ド線ＷＬの電位を立上げる。
びデータ読出し時において、内部ロウアドレス信号が指
示するアドレスのメモリセル行に接続された１本のワー
ド線ＷＬの電位を立上げる。
【０１４０】リードコラムデコーダＲＣＤは、データ読
出し時に、内部コラムアドレス信号が指示するアドレス
のメモリセル列に対応して設けられた１本の読出し用コ
ラム選択線ＲＣＳＬにのみハイレベルの電位を与え、他
のすべての読出し用コラム選択線ＲＣＳＬにローレベル
の電位を与える。
出し時に、内部コラムアドレス信号が指示するアドレス
のメモリセル列に対応して設けられた１本の読出し用コ
ラム選択線ＲＣＳＬにのみハイレベルの電位を与え、他
のすべての読出し用コラム選択線ＲＣＳＬにローレベル
の電位を与える。
【０１４１】図１および図５に示されるように、リード
コラムデコーダＲＣＤの出力信号は、ライトコラムデコ
ーダＷＣＤに入力される。ライトコラムデコーダＷＣＤ
は、リードコラムデコーダＲＣＤの出力および書込み許
可信号φＷＥに応答して、データ書込み時に、内部コラ
ムアドレス信号が指示するアドレスのメモリセル列に対
応して設けられた１本の書込み用コラム選択線ＷＣＳＬ
の電位をハイレベルにし、他のすべての書込み用コラム
選択線ＷＣＳＬの電位をローレベルにする。
コラムデコーダＲＣＤの出力信号は、ライトコラムデコ
ーダＷＣＤに入力される。ライトコラムデコーダＷＣＤ
は、リードコラムデコーダＲＣＤの出力および書込み許
可信号φＷＥに応答して、データ書込み時に、内部コラ
ムアドレス信号が指示するアドレスのメモリセル列に対
応して設けられた１本の書込み用コラム選択線ＷＣＳＬ
の電位をハイレベルにし、他のすべての書込み用コラム
選択線ＷＣＳＬの電位をローレベルにする。
【０１４２】ＷＥバッファ５は、外部からのローアクテ
ィブなライトイネーブル信号／ＷＥをバッファリングし
て書込み制御回路４に与える。
ィブなライトイネーブル信号／ＷＥをバッファリングし
て書込み制御回路４に与える。
【０１４３】書込み制御回路４は、データ書込み時にハ
イレベルとなり、データ読出し時にローレベルとなる書
込み許可信号φＷＥをＣＡＳバッファ３およびＷＥバッ
ファ５の出力信号に応答して発生する。
イレベルとなり、データ読出し時にローレベルとなる書
込み許可信号φＷＥをＣＡＳバッファ３およびＷＥバッ
ファ５の出力信号に応答して発生する。
【０１４４】書込み許可信号φＷＥは、ライトコラムデ
コーダＷＣＤだけでなくブロック選択回路６にも入力さ
れる。
コーダＷＣＤだけでなくブロック選択回路６にも入力さ
れる。
【０１４５】ブロック選択回路６は、ロウアドレスバッ
ファ９からの内部ロウアドレス信号およびコラムアドレ
スバッファ８からの内部ロウアドレス信号ならびに書込
み許可信号φＷＥに応答して、データ書込み時に、内部
ロウアドレス信号が指示するメモリセル行が属するブロ
ックにおいてのみハイレベルとなり、かつデータ読出し
時に、すべてのブロックにおいてローレベルとなる書込
みブロック選択信号φＷＢＳおよびその反転信号を発生
する。
ファ９からの内部ロウアドレス信号およびコラムアドレ
スバッファ８からの内部ロウアドレス信号ならびに書込
み許可信号φＷＥに応答して、データ書込み時に、内部
ロウアドレス信号が指示するメモリセル行が属するブロ
ックにおいてのみハイレベルとなり、かつデータ読出し
時に、すべてのブロックにおいてローレベルとなる書込
みブロック選択信号φＷＢＳおよびその反転信号を発生
する。
【０１４６】図６は、ライトコラムデコーダＷＣＤの構
成例を示す回路図である。図６を参照して、ライトコラ
ムデコーダＷＣＤは、書込み用コラム選択線ＲＣＳＬを
介してリードコラムデコーダＲＣＤの出力信号を受け、
各読出し用コラム選択線ＲＣＳＬに対応してＮＡＮＤゲ
ート９００およびインバータ９１０を含む。
成例を示す回路図である。図６を参照して、ライトコラ
ムデコーダＷＣＤは、書込み用コラム選択線ＲＣＳＬを
介してリードコラムデコーダＲＣＤの出力信号を受け、
各読出し用コラム選択線ＲＣＳＬに対応してＮＡＮＤゲ
ート９００およびインバータ９１０を含む。
【０１４７】各ＮＡＮＤゲート９００は、対応する読出
し用コラム選択線ＲＣＳＬの電位と書込み許可信号φＷ
Ｅとを入力として受け、各インバータ９１０は、対応す
るＮＡＮＤゲート９００の出力信号を反転する。インバ
ータ９１０の出力信号はそれぞれ、書込み用コラム選択
線ＷＣＳＬに与えられる。
し用コラム選択線ＲＣＳＬの電位と書込み許可信号φＷ
Ｅとを入力として受け、各インバータ９１０は、対応す
るＮＡＮＤゲート９００の出力信号を反転する。インバ
ータ９１０の出力信号はそれぞれ、書込み用コラム選択
線ＷＣＳＬに与えられる。
【０１４８】データ読出し時には、書込み許可信号φＷ
Ｅがローレベルとなるので、ライトコラムデコーダＷＣ
Ｄにおいて、すべてのＮＡＮＤゲート９００の出力電位
は、対応する読出し用コラム選択線ＲＣＳＬの電位にか
かわらずハイレベルとなる。したがって、いずれの書込
み用コラム選択線ＷＣＳＬにも、対応するインバータ９
１０からローレベルの電位が付与される。
Ｅがローレベルとなるので、ライトコラムデコーダＷＣ
Ｄにおいて、すべてのＮＡＮＤゲート９００の出力電位
は、対応する読出し用コラム選択線ＲＣＳＬの電位にか
かわらずハイレベルとなる。したがって、いずれの書込
み用コラム選択線ＷＣＳＬにも、対応するインバータ９
１０からローレベルの電位が付与される。
【０１４９】一方、データ書込み時には、書込み許可信
号φＷＥが図３（ｈ）に示されるようにハイレベルとさ
れるので、各ＮＡＮＤゲート９００の出力電位は対応す
る読出し用コラム選択線ＲＣＳＬの電位レベルによって
決定される。
号φＷＥが図３（ｈ）に示されるようにハイレベルとさ
れるので、各ＮＡＮＤゲート９００の出力電位は対応す
る読出し用コラム選択線ＲＣＳＬの電位レベルによって
決定される。
【０１５０】データ書込み時およびデータ読出し時に
は、リードコラムデコーダＲＣＤが、いずれか１本の読
出し用コラム選択線ＲＣＳＬの電位のみをハイレベルに
する。したがって、内部コラムアドレス信号が指示する
メモリセル列に対応して設けられた１本の読出し用コラ
ム選択線ＲＣＳＬに対応する１つのＮＡＮＤゲート９０
０の電位のみがハイレベルとなり、他のすべてのＮＡＮ
Ｄゲート９００の出力電位はローレベルとなる。この結
果、書込み用コラム選択線ＷＣＳＬのうち、内部コラム
アドレス信号が指示するアドレスのメモリセル列に対応
して設けられた１本にのみ、対応するインバータ９１０
からハイレベルの電位が付与される。
は、リードコラムデコーダＲＣＤが、いずれか１本の読
出し用コラム選択線ＲＣＳＬの電位のみをハイレベルに
する。したがって、内部コラムアドレス信号が指示する
メモリセル列に対応して設けられた１本の読出し用コラ
ム選択線ＲＣＳＬに対応する１つのＮＡＮＤゲート９０
０の電位のみがハイレベルとなり、他のすべてのＮＡＮ
Ｄゲート９００の出力電位はローレベルとなる。この結
果、書込み用コラム選択線ＷＣＳＬのうち、内部コラム
アドレス信号が指示するアドレスのメモリセル列に対応
して設けられた１本にのみ、対応するインバータ９１０
からハイレベルの電位が付与される。
【０１５１】このように、本実施例では、ライトコラム
デコーダＷＣＤがリードコラムデコーダＲＣＤの出力に
応答して動作するので、データ読出し時において、外部
アドレス信号に応答してリードコラムデコーダＲＣＤに
より１本の読出し用コラム選択線ＲＣＳＬの電位が立上
げられるのに要する時間に比べ、データ書込み時におい
て、外部アドレス信号に応答して、ライトコラムデコー
ダＷＣＤにより１本の書込み用コラム選択線ＷＣＳＬの
電位が立上げられるのに要する時間は若干長くなる。こ
のため、選択されたブロックにおいて、書込みデータ線
対ＷＤＢ，／ＷＤＢに共通書込みデータ線対ＧＷＤＢ，
／ＧＷＤＢから伝達された書込みデータ信号が選択され
たビット線対ＢＬ，／ＢＬに伝達されるのに要する時間
は、データ読出し時に、選択されたブロックにおいて、
選択されたビット線対ＢＬ，／ＢＬの電位変化が、対応
する読出しデータ入力回路ＲＤを介して読出しデータ線
対ＲＤＢ，／ＲＤＢに伝達されるのに要する時間よりも
若干長い。
デコーダＷＣＤがリードコラムデコーダＲＣＤの出力に
応答して動作するので、データ読出し時において、外部
アドレス信号に応答してリードコラムデコーダＲＣＤに
より１本の読出し用コラム選択線ＲＣＳＬの電位が立上
げられるのに要する時間に比べ、データ書込み時におい
て、外部アドレス信号に応答して、ライトコラムデコー
ダＷＣＤにより１本の書込み用コラム選択線ＷＣＳＬの
電位が立上げられるのに要する時間は若干長くなる。こ
のため、選択されたブロックにおいて、書込みデータ線
対ＷＤＢ，／ＷＤＢに共通書込みデータ線対ＧＷＤＢ，
／ＧＷＤＢから伝達された書込みデータ信号が選択され
たビット線対ＢＬ，／ＢＬに伝達されるのに要する時間
は、データ読出し時に、選択されたブロックにおいて、
選択されたビット線対ＢＬ，／ＢＬの電位変化が、対応
する読出しデータ入力回路ＲＤを介して読出しデータ線
対ＲＤＢ，／ＲＤＢに伝達されるのに要する時間よりも
若干長い。
【０１５２】しかしながら、データ書込み時には、外部
からの書込みデータ信号が書込みバッファ（図示せず）
によって、共通書込みデータ線対ＧＷＤＢ，／ＧＷＤＢ
に供給されるべき電位レベルまで増幅されるのにある程
度時間がかかる。このため、データ書込み時には、選択
されたブロックにおいてビット線対ＢＬ，／ＢＬが外部
からの書込みデータ信号の入力に応答して即座に読出し
データ線対ＷＤＢ，／ＷＤＢに電気的に接続されても、
このビット線対ＢＬ，／ＢＬに、書込みデータ信号に応
じた電位差が生じるのには若干時間がかかる。それゆ
え、データ書込み時には、選択されたブロックにおいて
書込み用コラム選択線ＷＣＳＬの電位が若干ゆっくりと
立上げられても、データ書込みに要する時間がこの書込
み用コラム選択線ＷＣＳＬの立上がり時間の遅れによっ
て長くなることはない。
からの書込みデータ信号が書込みバッファ（図示せず）
によって、共通書込みデータ線対ＧＷＤＢ，／ＧＷＤＢ
に供給されるべき電位レベルまで増幅されるのにある程
度時間がかかる。このため、データ書込み時には、選択
されたブロックにおいてビット線対ＢＬ，／ＢＬが外部
からの書込みデータ信号の入力に応答して即座に読出し
データ線対ＷＤＢ，／ＷＤＢに電気的に接続されても、
このビット線対ＢＬ，／ＢＬに、書込みデータ信号に応
じた電位差が生じるのには若干時間がかかる。それゆ
え、データ書込み時には、選択されたブロックにおいて
書込み用コラム選択線ＷＣＳＬの電位が若干ゆっくりと
立上げられても、データ書込みに要する時間がこの書込
み用コラム選択線ＷＣＳＬの立上がり時間の遅れによっ
て長くなることはない。
【０１５３】一般に、コラムデコーダは、内部コラムア
ドレス信号を入力とする構成を有する。たとえば、ライ
トコラムデコーダＷＣＤは、リードコラムデコーダＲＣ
Ｄと同様に、コラムアドレスバッファ８の出力信号を直
接入力として受け、受けた信号をデコードするように構
成されてもよい。しかしながら、本実施例のように、ラ
イトコラムデコーダＷＣＤがリードコラムデコーダＲＣ
Ｄの出力信号、すなわち、内部コラムアドレス信号をデ
コードして得た信号を直接入力として受けると、このよ
うなデコードのための回路を必要としない（図６参
照）。
ドレス信号を入力とする構成を有する。たとえば、ライ
トコラムデコーダＷＣＤは、リードコラムデコーダＲＣ
Ｄと同様に、コラムアドレスバッファ８の出力信号を直
接入力として受け、受けた信号をデコードするように構
成されてもよい。しかしながら、本実施例のように、ラ
イトコラムデコーダＷＣＤがリードコラムデコーダＲＣ
Ｄの出力信号、すなわち、内部コラムアドレス信号をデ
コードして得た信号を直接入力として受けると、このよ
うなデコードのための回路を必要としない（図６参
照）。
【０１５４】したがって、本実施例のライトコラムデコ
ーダＷＣＤは、少数の回路素子で容易に構成できるの
で、ＤＲＡＭのチップ面積を増大させない。また、コラ
ムアドレスバッファ８の出力信号をライトコラムデコー
ダＷＣＤに供給するための信号線は不要であるので、コ
ラムアドレスバッファ８が駆動するべき信号線の容量や
抵抗、つまり、コラムアドレスバッファ８の負荷の増大
が抑制される。
ーダＷＣＤは、少数の回路素子で容易に構成できるの
で、ＤＲＡＭのチップ面積を増大させない。また、コラ
ムアドレスバッファ８の出力信号をライトコラムデコー
ダＷＣＤに供給するための信号線は不要であるので、コ
ラムアドレスバッファ８が駆動するべき信号線の容量や
抵抗、つまり、コラムアドレスバッファ８の負荷の増大
が抑制される。
【０１５５】上記実施例では、リードコラムデコーダＲ
ＣＤとライトコラムデコーダＷＣＤとがメモリセルアレ
イブロックを挟んで対向して配置されたが、リードコラ
ムデコーダＲＣＤとライトコラムデコーダＷＣＤとの配
置はこのようなものに限定されない。
ＣＤとライトコラムデコーダＷＣＤとがメモリセルアレ
イブロックを挟んで対向して配置されたが、リードコラ
ムデコーダＲＣＤとライトコラムデコーダＷＣＤとの配
置はこのようなものに限定されない。
【０１５６】
【発明の効果】以上のように、本発明によれば、データ
読出し時間が短く、かつ、消費電力の小さい半導体記憶
装置が、チップ面積の増大を招来することなく実現され
る。
読出し時間が短く、かつ、消費電力の小さい半導体記憶
装置が、チップ面積の増大を招来することなく実現され
る。
【図１】本発明の一実施例のＤＲＡＭの全体構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】図１の任意の１つのメモリセルアレイブロック
およびその周辺回路の構成を示す回路図である。
およびその周辺回路の構成を示す回路図である。
【図３】図１および図２で示されたＤＲＡＭのデータ書
込み時の回路動作を説明するためのタイミングチャート
図である。
込み時の回路動作を説明するためのタイミングチャート
図である。
【図４】図１および図２で示されたＤＲＡＭのデータ読
出し時における回路動作を説明するためのタイミングチ
ャート図である。
出し時における回路動作を説明するためのタイミングチ
ャート図である。
【図５】図２における制御信号を作成するための回路部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】図１および図５のライトコラムデコーダの構成
を示す回路図である。
を示す回路図である。
【図７】Ｉ／Ｏ共通方式のＤＲＡＭの主要部分の構成を
示す回路図である。
示す回路図である。
【図８】図７で示されたＤＲＡＭのデータ読出し時にお
ける回路動作を説明するためのタイミングチャート図で
ある。
ける回路動作を説明するためのタイミングチャート図で
ある。
【図９】従来のＩ／Ｏ分離方式のＤＲＡＭの主要部分の
構成を示す回路図である。
構成を示す回路図である。
【図１０】図９で示されたＤＲＡＭのデータ書込み時お
よびデータ読出し時における回路動作を説明するための
タイミングチャート図である。
よびデータ読出し時における回路動作を説明するための
タイミングチャート図である。
【図１１】従来のＩ／Ｏ分離方式のＤＲＡＭの全体構成
を示す概略ブロック図である。
を示す概略ブロック図である。
ＲＤＥ ロウデコーダ ＲＣＤ リードコラムデコーダ ＷＣＤ ライトコラムデコーダ ＲＣＳＬ 読出し用コラム選択線 ＷＣＳＬ 書込み用コラム選択線 ＷＤＰ 書込みデータ線プリチャージ回路 ＧＷＤＢ，／ＧＥＤＢ 共通書込みデータ線対 ＷＤＢ，／ＷＤＢ 書込みデータ線対 ＲＤＢ，／ＲＤＢ 読出しデータ線対 ＭＡ メモリセルアレイブロック ＷＳＡ 書込み用センスアンプ ＲＳＡ 読出し用センスアンプ ＲＤ 読出しデータ入力回路 なお、図中、同一符号は同一または相当部分を示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】データ書込み時およびデータ読出し時に
は、イコライズ信号φＥＱがローレベルとされる。これ
によって、各イコライズ回路ＥＱにおいてトランジスタ
４００および４１０はＯＦＦ状態となるので、すべての
ビット線対ＢＬ，／ＢＬに中間電位Ｖｂｌは付与されな
い。逆に、データ読出しおよびデータ書込みのいずれも
行なわれるべきでない期間には、イコライズ信号φＥＱ
がハイレベルとされる。これによって、各イコライズ回
路ＥＱにおいてトランジスタ４００および４１０がＯＮ
状態となるので、各ビット線ＢＬとこれと対をなすビッ
ト線／ＢＬとは中間電位Ｖｂｌに等電位化される。
は、イコライズ信号φＥＱがローレベルとされる。これ
によって、各イコライズ回路ＥＱにおいてトランジスタ
４００および４１０はＯＦＦ状態となるので、すべての
ビット線対ＢＬ，／ＢＬに中間電位Ｖｂｌは付与されな
い。逆に、データ読出しおよびデータ書込みのいずれも
行なわれるべきでない期間には、イコライズ信号φＥＱ
がハイレベルとされる。これによって、各イコライズ回
路ＥＱにおいてトランジスタ４００および４１０がＯＮ
状態となるので、各ビット線ＢＬとこれと対をなすビッ
ト線／ＢＬとは中間電位Ｖｂｌに等電位化される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】読出し用センスアンプＲＳＡは読出しデー
タ線ＲＤＢと電源Ｖｃｃとの間に互いに直列に接続され
るＰチャネルＭＯＳトランジスタ７４０および７６０
と、ＰチャネルＭＯＳトランジスタ７５０とを含む。ト
ランジスタ７５０は、もう１本の読出しデータ線／ＲＤ
Ｂとトランジスタ７６０との間に接続される。トランジ
スタ７４０および７５０のゲートは読出しデータ線ＲＤ
Ｂに共通に接続される。したがって、読出し用センスア
ンプＲＳＡは、トランジスタ７６０のゲートに付与され
る読出し用センスアンプ活性化信号φＲＳＡがローレベ
ルである期間、読出しデータ線ＲＤＢおよび／ＲＤＢ間
の電位差を増幅するように動作する。なお、トランジス
タ７００，７１０，７２０，７３０，７４０，７５０，
７６０は、カレントミラーアンプとして働く。
タ線ＲＤＢと電源Ｖｃｃとの間に互いに直列に接続され
るＰチャネルＭＯＳトランジスタ７４０および７６０
と、ＰチャネルＭＯＳトランジスタ７５０とを含む。ト
ランジスタ７５０は、もう１本の読出しデータ線／ＲＤ
Ｂとトランジスタ７６０との間に接続される。トランジ
スタ７４０および７５０のゲートは読出しデータ線ＲＤ
Ｂに共通に接続される。したがって、読出し用センスア
ンプＲＳＡは、トランジスタ７６０のゲートに付与され
る読出し用センスアンプ活性化信号φＲＳＡがローレベ
ルである期間、読出しデータ線ＲＤＢおよび／ＲＤＢ間
の電位差を増幅するように動作する。なお、トランジス
タ７００，７１０，７２０，７３０，７４０，７５０，
７６０は、カレントミラーアンプとして働く。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】削除
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】したがって、選択されたビット線ＢＬおよ
び／ＢＬ間に電位差が生じると、これらのビット線に接
続された読出しデータ入力回路ＲＤにおいて、トランジ
スタ７００，７１０にかかるゲート電圧の差によってト
ランジスタ７００とトランジスタ７１０が引き抜く電流
に差が生じる。一方、トランジスタ７４０，７５０はゲ
ートが共通になっているので、トランジスタ７００とト
ランジスタ７２０を通って流れる電流と、トランジスタ
７１０とトランジスタ７３０を通って流れる電流との差
によって、読出しデータ線ＲＤＢと読出しデータ線／Ｒ
ＤＢに大きな電位差が現われる。ビット線ＢＬがビット
線／ＢＬに比べて高電位の場合、トランジスタ７００は
トランジスタ７１０よりも電流駆動能力が大きいので、
読出しデータ線／ＲＤＢは低電位側に読出しデータ線Ｒ
ＤＢは高電位側に大きく振れる。逆に、ビット線ＢＬが
ビット線／ＢＬに比べて低電位の場合、トランジスタ７
１０はトランジスタ７００よりも電流駆動能力が大きい
ので、読出しデータ線ＲＤＢは低電位側に、読出しデー
タ線／ＲＤＢは高電位側に大きく振れる。このように、
読出し用センスアンプＲＳＡと読出しデータ入力回路Ｒ
Ｄで構成されるカレントミラーアンプは、ワード線が立
ち上がった直後の、ビット線対に現われる微小な電位差
を受けて、それを増幅し、読出しデータ線ＲＤＢ，読出
しデータ線／ＲＤＢに大きな電位差として出力する。
び／ＢＬ間に電位差が生じると、これらのビット線に接
続された読出しデータ入力回路ＲＤにおいて、トランジ
スタ７００，７１０にかかるゲート電圧の差によってト
ランジスタ７００とトランジスタ７１０が引き抜く電流
に差が生じる。一方、トランジスタ７４０，７５０はゲ
ートが共通になっているので、トランジスタ７００とト
ランジスタ７２０を通って流れる電流と、トランジスタ
７１０とトランジスタ７３０を通って流れる電流との差
によって、読出しデータ線ＲＤＢと読出しデータ線／Ｒ
ＤＢに大きな電位差が現われる。ビット線ＢＬがビット
線／ＢＬに比べて高電位の場合、トランジスタ７００は
トランジスタ７１０よりも電流駆動能力が大きいので、
読出しデータ線／ＲＤＢは低電位側に読出しデータ線Ｒ
ＤＢは高電位側に大きく振れる。逆に、ビット線ＢＬが
ビット線／ＢＬに比べて低電位の場合、トランジスタ７
１０はトランジスタ７００よりも電流駆動能力が大きい
ので、読出しデータ線ＲＤＢは低電位側に、読出しデー
タ線／ＲＤＢは高電位側に大きく振れる。このように、
読出し用センスアンプＲＳＡと読出しデータ入力回路Ｒ
Ｄで構成されるカレントミラーアンプは、ワード線が立
ち上がった直後の、ビット線対に現われる微小な電位差
を受けて、それを増幅し、読出しデータ線ＲＤＢ，読出
しデータ線／ＲＤＢに大きな電位差として出力する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】書込み用センスアンプＷＳＡが動作し始め
ると、選択されたビット線ＢＬおよび／ＢＬ間の電位差
は大きくなるので、これらのビット線ＢＬおよび／ＢＬ
に接続された読出しデータ入力回路ＲＤにおいてトラン
ジスタ７００または７１０がより強力にＯＮ状態となっ
て、読出しデータ線ＲＤＢまたは／ＲＤＢから引抜かれ
る電流を増大させる。この結果、読出し用センスアンプ
ＲＳＡがより正確に動作する。アンプＷＳＡは、メモリ
セルのデータを再書込みするためにも、活性化される。
ると、選択されたビット線ＢＬおよび／ＢＬ間の電位差
は大きくなるので、これらのビット線ＢＬおよび／ＢＬ
に接続された読出しデータ入力回路ＲＤにおいてトラン
ジスタ７００または７１０がより強力にＯＮ状態となっ
て、読出しデータ線ＲＤＢまたは／ＲＤＢから引抜かれ
る電流を増大させる。この結果、読出し用センスアンプ
ＲＳＡがより正確に動作する。アンプＷＳＡは、メモリ
セルのデータを再書込みするためにも、活性化される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】このため、書込み用センスアンプＷＳＡの
動作によって、選択されたビット線ＢＬおよび／ＢＬの
電位は確実に、選択されたメモリセルＭＣの記憶データ
に合致するものとなる。
動作によって、選択されたビット線ＢＬおよび／ＢＬの
電位は確実に、選択されたメモリセルＭＣの記憶データ
に合致するものとなる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】これに対し、図７において、データ読出し
時にセンスアンプＳＡが誤動作すると、選択されたビッ
ト線ＢＬおよび／ＢＬの電位そのものが、選択されたメ
モリセルＭＣの記憶データに合致しないものになるの
で、データ線ＩＯおよび／ＩＯには最終的に、誤ったデ
ータが現われる。それだけでなく、この誤動作によっ
て、本来正しく再書き込みされるはずのメモリセルのデ
ータが破壊されてしまうという大きな問題が起こる。
時にセンスアンプＳＡが誤動作すると、選択されたビッ
ト線ＢＬおよび／ＢＬの電位そのものが、選択されたメ
モリセルＭＣの記憶データに合致しないものになるの
で、データ線ＩＯおよび／ＩＯには最終的に、誤ったデ
ータが現われる。それだけでなく、この誤動作によっ
て、本来正しく再書き込みされるはずのメモリセルのデ
ータが破壊されてしまうという大きな問題が起こる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正内容】
【００８６】さらにＩ／Ｏ分離方式のＤＲＡＭは、この
書込み選択用トランジスタを制御するための書込み選択
信号φＷＳを書込み選択用トランジスタ６００，６１０
のゲートに供給するための信号線を必要とする。それゆ
え、Ｉ／Ｏ分離方式の従来のＤＲＡＭは、構成素子数お
よび信号線数が多いため、Ｉ／Ｏ共通方式のＤＲＡＭに
比べチップ面積が著しく大きいという問題点を有する。
これは、同一列に配列されるメモリアレイＭＡの数が増
えれば増えるほど顕著となり、メモリアレイＭＡの数は
大容量化，高性能化とともに増加する傾向にあるので、
今後ますます大きな問題となる。
書込み選択用トランジスタを制御するための書込み選択
信号φＷＳを書込み選択用トランジスタ６００，６１０
のゲートに供給するための信号線を必要とする。それゆ
え、Ｉ／Ｏ分離方式の従来のＤＲＡＭは、構成素子数お
よび信号線数が多いため、Ｉ／Ｏ共通方式のＤＲＡＭに
比べチップ面積が著しく大きいという問題点を有する。
これは、同一列に配列されるメモリアレイＭＡの数が増
えれば増えるほど顕著となり、メモリアレイＭＡの数は
大容量化，高性能化とともに増加する傾向にあるので、
今後ますます大きな問題となる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正内容】
【０１１２】具体的には、選択されたブロックに付与さ
れるべきイコライズ信号φＥＱは図３（ａ）に示される
ように接地電位Ｖｓｓに立下げられるので、選択された
ビット線ＢＬおよび／ＢＬの電位は、それぞれ、図３
（ｃ）に示されるように、対応する書込み用コラム選択
線ＷＣＳＬの電位の立上がりに応答して、書込みデータ
線ＷＤＢおよび／ＷＤＢの電位によって、相補的に、中
間電位Ｖｂｌから変化する。この変化が書込み用センス
アンプＷＳＡによって増幅されて完全な電源電位Ｖｃｃ
および接地電位Ｖｓｓになる。
れるべきイコライズ信号φＥＱは図３（ａ）に示される
ように接地電位Ｖｓｓに立下げられるので、選択された
ビット線ＢＬおよび／ＢＬの電位は、それぞれ、図３
（ｃ）に示されるように、対応する書込み用コラム選択
線ＷＣＳＬの電位の立上がりに応答して、書込みデータ
線ＷＤＢおよび／ＷＤＢの電位によって、相補的に、中
間電位Ｖｂｌから変化する。この変化が書込み用センス
アンプＷＳＡによって増幅されて完全な電源電位Ｖｃｃ
および接地電位Ｖｓｓになる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正内容】
【０１５０】データ書込み時およびデータ読出し時に
は、リードコラムデコーダＲＣＤが、いずれか１本の読
出し用コラム選択線ＲＣＳＬの電位のみをハイレベルに
する。したがって、内部コラムアドレス信号が指示する
メモリセル列に対応して設けられた１本の読出し用コラ
ム選択線ＲＣＳＬに対応する１つのＮＡＮＤゲート９０
０の電位のみがローレベルとなり、他のすべてのＮＡＮ
Ｄゲート９００の出力電位はハイレベルとなる。この結
果、書込み用コラム選択線ＷＣＳＬのうち、内部コラム
アドレス信号が指示するアドレスのメモリセル列に対応
して設けられた１本にのみ、対応するインバータ９１０
からハイレベルの電位が付与される。
は、リードコラムデコーダＲＣＤが、いずれか１本の読
出し用コラム選択線ＲＣＳＬの電位のみをハイレベルに
する。したがって、内部コラムアドレス信号が指示する
メモリセル列に対応して設けられた１本の読出し用コラ
ム選択線ＲＣＳＬに対応する１つのＮＡＮＤゲート９０
０の電位のみがローレベルとなり、他のすべてのＮＡＮ
Ｄゲート９００の出力電位はハイレベルとなる。この結
果、書込み用コラム選択線ＷＣＳＬのうち、内部コラム
アドレス信号が指示するアドレスのメモリセル列に対応
して設けられた１本にのみ、対応するインバータ９１０
からハイレベルの電位が付与される。
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (1)
- 【請求項１】 各々が、複数の行および複数の列に配列
された複数のメモリセルおよび前記複数の列に対応して
設けられた複数のビット線を含む複数のブロックと、 データ書込時に、前記複数のブロックの各々において、
前記複数のビット線のいずれかを選択する第１選択手段
と、 データ読出時に、前記複数のブロックの各々において、
前記複数のビット線のいずれかを選択する第２選択手段
と、 前記複数のブロックのうちのいずれかを選択するブロッ
ク選択手段と、 前記複数のブロックに対応して設けられ、各々が、書込
データを受ける複数の書込データバス手段と、 前記複数のブロックに対応して設けられ、各々が、対応
するブロックにおいて前記第１選択手段により選択され
たビット線を、対応する書込データバス手段に電気的に
接続する複数の接続手段と、 前記複数のブロックに対応して設けられ、各々が、読出
データを外部に伝達するための複数の読出データバス手
段と、 前記複数のブロックに対応して設けられ、各々が、対応
するブロックにおいて前記第２選択手段により選択され
たビット線の電位変化を、対応する読出データバス手段
に伝達する複数の伝達手段と、 前記複数のブロックに対応して設けられ、各々が、対応
する伝達手段により伝達された電位変化を増幅する複数
の読出増幅手段と、 前記複数のブロックに対応して設けられ、各々が、対応
するブロックが前記ブロック選択手段により選択されて
いないときに、対応するブロックの前記複数のビット線
をすべて所定の電位にイコライズする複数のイコライズ
手段と、 前記複数のブロックに対応して設けられ、各々が、対応
するブロックがデータ書込時に前記ブロック選択手段に
より選択されていないときに、対応する書込データバス
手段を、前記所定の電位にプリチャージする手段とを備
えた、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282773A JP2729423B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
| US07/952,929 US5289431A (en) | 1991-10-29 | 1992-09-29 | Semiconductor memory device divided into blocks and operable to read and write data through different data lines and operation method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282773A JP2729423B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120876A true JPH05120876A (ja) | 1993-05-18 |
| JP2729423B2 JP2729423B2 (ja) | 1998-03-18 |
Family
ID=17656891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282773A Expired - Lifetime JP2729423B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289431A (ja) |
| JP (1) | JP2729423B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219269B1 (en) | 1999-04-13 | 2001-04-17 | Nec Corporation | Semiconductor memory device capable of improving read operation speed |
| KR100706779B1 (ko) * | 2001-06-30 | 2007-04-11 | 주식회사 하이닉스반도체 | 노이즈의 영향을 적게받는 메모리 소자 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US6279116B1 (en) | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| US5802586A (en) * | 1995-02-27 | 1998-09-01 | Motorola, Inc. | Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor |
| JPH0973778A (ja) * | 1995-09-01 | 1997-03-18 | Texas Instr Japan Ltd | アドレスアクセスパスのコントロール回路 |
| US5615160A (en) * | 1995-09-08 | 1997-03-25 | International Business Machines Corporation | Minimal recharge overhead circuit for domino SRAM structures |
| US6088774A (en) | 1996-09-20 | 2000-07-11 | Advanced Memory International, Inc. | Read/write timing for maximum utilization of bidirectional read/write bus |
| US6226723B1 (en) | 1996-09-20 | 2001-05-01 | Advanced Memory International, Inc. | Bifurcated data and command/address communication bus architecture for random access memories employing synchronous communication protocols |
| JPH11261017A (ja) * | 1998-03-16 | 1999-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| US6229744B1 (en) * | 1999-10-28 | 2001-05-08 | Vangard International Semiconductor Corp. | Semiconductor memory device with function of equalizing voltage of dataline pair |
| US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
| JP4822604B2 (ja) * | 2001-04-10 | 2011-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
| US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
| US7209405B2 (en) * | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
| US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
| US7633828B2 (en) * | 2006-07-31 | 2009-12-15 | Sandisk 3D Llc | Hierarchical bit line bias bus for block selectable memory array |
| JP2008071384A (ja) * | 2006-09-12 | 2008-03-27 | Elpida Memory Inc | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364690A (ja) * | 1986-09-05 | 1988-03-23 | Hitachi Ltd | 半導体記憶装置 |
| JPH03154287A (ja) * | 1989-11-13 | 1991-07-02 | Toshiba Corp | 半導体記憶装置 |
| JPH03181094A (ja) * | 1989-12-08 | 1991-08-07 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3416610A1 (de) * | 1984-05-05 | 1985-11-07 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Pufferspeicher fuer eine eingangsleitung einer digitalen vermittlungsstelle |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| US5060145A (en) * | 1989-09-06 | 1991-10-22 | Unisys Corporation | Memory access system for pipelined data paths to and from storage |
-
1991
- 1991-10-29 JP JP3282773A patent/JP2729423B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-29 US US07/952,929 patent/US5289431A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364690A (ja) * | 1986-09-05 | 1988-03-23 | Hitachi Ltd | 半導体記憶装置 |
| JPH03154287A (ja) * | 1989-11-13 | 1991-07-02 | Toshiba Corp | 半導体記憶装置 |
| JPH03181094A (ja) * | 1989-12-08 | 1991-08-07 | Hitachi Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219269B1 (en) | 1999-04-13 | 2001-04-17 | Nec Corporation | Semiconductor memory device capable of improving read operation speed |
| KR100706779B1 (ko) * | 2001-06-30 | 2007-04-11 | 주식회사 하이닉스반도체 | 노이즈의 영향을 적게받는 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289431A (en) | 1994-02-22 |
| JP2729423B2 (ja) | 1998-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1349170B1 (en) | Sense amplifying circuit | |
| US7626877B2 (en) | Low voltage sense amplifier and sensing method | |
| JP2729423B2 (ja) | 半導体記憶装置 | |
| US7907439B2 (en) | Semiconductor memory device | |
| JP3101298B2 (ja) | 半導体メモリ装置 | |
| JPH04370596A (ja) | 高速センシング動作を実行するセンスアンプ | |
| JPH0757466A (ja) | 半導体集積回路 | |
| JPH0762955B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| JPH0713863B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| KR100322541B1 (ko) | 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치 | |
| US6781903B2 (en) | Semiconductor memory device with power consumption reduced in non-data-access | |
| US6909644B2 (en) | Semiconductor memory device | |
| CN110534145B (zh) | 感测电路和包括其的半导体器件 | |
| US5757711A (en) | Amplifier circuit and complementary amplifier circuit with limiting function for output lower limit | |
| JP2718577B2 (ja) | ダイナミックｒａｍ | |
| US6130847A (en) | Semiconductor device with fast write recovery circuit | |
| JP2740486B2 (ja) | 半導体記憶装置 | |
| JP3445477B2 (ja) | 半導体記憶装置 | |
| JP3503980B2 (ja) | データ読出し用半導体集積回路 | |
| US12456512B2 (en) | Systems, apparatuses, and methods of using local input/output (LIO) lines for precharging and equalizing digit lines of sense amplifiers | |
| JP3067060B2 (ja) | 半導体記憶装置 | |
| TW202217821A (zh) | 具有穩健的電荷轉移感測放大的ｓｒａｍ | |
| KR20010005089A (ko) | 고속동작의 반도체메모리장치 | |
| JPH05325551A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |