JPH05268016A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05268016A JPH05268016A JP4031228A JP3122892A JPH05268016A JP H05268016 A JPH05268016 A JP H05268016A JP 4031228 A JP4031228 A JP 4031228A JP 3122892 A JP3122892 A JP 3122892A JP H05268016 A JPH05268016 A JP H05268016A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal
- clock signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路のデータ入出力端子からの信号
の入出力に関し、出力遅延時間を短くし、端子ごとの特
性のばらつきを小さくする。 【構成】同種のデータ入出力端子にたいしては同一の入
出力ブロック３０を使用する。又、２つの合同なクロッ
クドライバ１３，１４をチップの相対する辺の縁辺に配
置して内部クロックのスキューを小さくすることにより
各端子の入出力特性を揃える。入出力ブロック３０の出
力ラッチ３４および出力スリーステートバッファ３５の
制御には、クロックドライバ１３，１４の入力信号ＣＬ
Ｋ2Xを使用することにより、外部クロックからの出力遅
延時間を小さくする。
の入出力に関し、出力遅延時間を短くし、端子ごとの特
性のばらつきを小さくする。 【構成】同種のデータ入出力端子にたいしては同一の入
出力ブロック３０を使用する。又、２つの合同なクロッ
クドライバ１３，１４をチップの相対する辺の縁辺に配
置して内部クロックのスキューを小さくすることにより
各端子の入出力特性を揃える。入出力ブロック３０の出
力ラッチ３４および出力スリーステートバッファ３５の
制御には、クロックドライバ１３，１４の入力信号ＣＬ
Ｋ2Xを使用することにより、外部クロックからの出力遅
延時間を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、マイクロプロセッサ用や記憶装置用の半導体集積
回路のように、動作のタイミングが外部から入力される
クロック信号によって規定される半導体集積回路に関す
る。
特に、マイクロプロセッサ用や記憶装置用の半導体集積
回路のように、動作のタイミングが外部から入力される
クロック信号によって規定される半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路について、マイク
ロプロセッサを例にして説明する。近年、マイクロプロ
セッサにおいては内部クロックの動作周波数が飛躍的に
増大し、２５ＭＨｚ程度の動作周波数を持つものも多く
なってきている。マイクロプロセッサの内部処理性能の
向上に伴い、マイクロプロセッサがアドレス・バスやデ
ータ・バスを介して外部のメモリ等の資源をアクセスし
てデータを授受する能力がネックとなり、内部処理性能
向上の妨げとなる。これをバス・ネックと呼ぶ。そこ
で、このように内部処理性能が高いマイクロプロセッサ
では、バス・ネックを和らげるために、バス・サイクル
に要する時間を短縮してバスの使用効率を向上させるこ
とを目的として、バス・サイクルを最小２クロックで１
サイクルにすることが多い。
ロプロセッサを例にして説明する。近年、マイクロプロ
セッサにおいては内部クロックの動作周波数が飛躍的に
増大し、２５ＭＨｚ程度の動作周波数を持つものも多く
なってきている。マイクロプロセッサの内部処理性能の
向上に伴い、マイクロプロセッサがアドレス・バスやデ
ータ・バスを介して外部のメモリ等の資源をアクセスし
てデータを授受する能力がネックとなり、内部処理性能
向上の妨げとなる。これをバス・ネックと呼ぶ。そこ
で、このように内部処理性能が高いマイクロプロセッサ
では、バス・ネックを和らげるために、バス・サイクル
に要する時間を短縮してバスの使用効率を向上させるこ
とを目的として、バス・サイクルを最小２クロックで１
サイクルにすることが多い。
【０００３】一方、１バス・サイクルに要する時間が短
くなれば、マイクロプロセッサのアドレス信号やバス・
サイクル制御信号などの出力信号のクロックからの遅延
時間を小さく押える事が重要になって来る。例えば、２
５ＭＨｚの内部クロックの動作周波数をもつマイクロプ
ロセッサが２クロックで１バス・サイクルを実行する
と、１バス・サイクルについて８０ｎｓｅｃの時間を要
するのみである。
くなれば、マイクロプロセッサのアドレス信号やバス・
サイクル制御信号などの出力信号のクロックからの遅延
時間を小さく押える事が重要になって来る。例えば、２
５ＭＨｚの内部クロックの動作周波数をもつマイクロプ
ロセッサが２クロックで１バス・サイクルを実行する
と、１バス・サイクルについて８０ｎｓｅｃの時間を要
するのみである。
【０００４】図５は、従来のマイクロプロセッサのブロ
ック図である。図５において、１０はマイクロプロセッ
サの内部クロック生成ブロック、１１はクロック入力端
子のパッドである。１２はクロック入力パッドから入力
される外部クロック信号を入力して波形整形するクロッ
ク入力バッファである。１３はクロック入力バッファ１
２の出力を入力として非重複２相の第１内部クロックＣ
ＬＫ1 と第２内部クロックＣＬＫ2 とを生成するクロッ
クドライバである。１４は、クロック入力ドライバ１３
と全く同一の回路構成で合同なレイアウトのクロックド
ライバであり、非重複２相の第１内部クロックＣＬＫ1
と第２内部クロックＣＬＫ2 とを生成する。図５に示す
ように、クロック入力ドライバ１３，１４で生成される
第１内部クロックＣＬＫ1 と第２内部クロックＣＬＫ2
とはそれぞれ、第１内部クロックＣＬＫ1 用のクロック
信号路と第２内部クロックＣＬＫ2 用のクロック信号路
を共用する。
ック図である。図５において、１０はマイクロプロセッ
サの内部クロック生成ブロック、１１はクロック入力端
子のパッドである。１２はクロック入力パッドから入力
される外部クロック信号を入力して波形整形するクロッ
ク入力バッファである。１３はクロック入力バッファ１
２の出力を入力として非重複２相の第１内部クロックＣ
ＬＫ1 と第２内部クロックＣＬＫ2 とを生成するクロッ
クドライバである。１４は、クロック入力ドライバ１３
と全く同一の回路構成で合同なレイアウトのクロックド
ライバであり、非重複２相の第１内部クロックＣＬＫ1
と第２内部クロックＣＬＫ2 とを生成する。図５に示す
ように、クロック入力ドライバ１３，１４で生成される
第１内部クロックＣＬＫ1 と第２内部クロックＣＬＫ2
とはそれぞれ、第１内部クロックＣＬＫ1 用のクロック
信号路と第２内部クロックＣＬＫ2 用のクロック信号路
を共用する。
【０００５】２０はマイクロプロセッサの入出力制御回
路であって、第１内部クロックＣＬＫ1 同期の制御信号
ＯＣＳと、第１内部クロックＣＬＫ1 同期の出力ラッチ
のラッチ制御信号ＬＴＣと、第１内部クロックＣＬＫ1
同期の入力マスク信号ＩＰＭとを生成する。ラッチ制御
信号ＬＴＣは、データ出力バス・サイクル開始の第１内
部クロックＣＬＫ1 に同期して、１回のデータ出力バス
・サイクルに対して１回、１クロック分だけアクティブ
（ハイレベル）になる信号である。制御信号ＯＣＳは、
データ出力バス・サイクル開始前の第１内部クロックＣ
ＬＫ1 に同期して、１回のデータ出力バス・サイクルに
対して１回、バス・サイクルが終了するタイミングの第
１内部クロックＣＬＫ1 までアクティブ（ハイレベル）
になる信号である。２１は、第２内部クロックＣＬＫ2
をラッチ信号として制御信号ＯＣＳを入力し、第２内部
クロックＣＬＫ2 同期の出力制御信号ＯＰＣを生成する
ラッチである。入力マスク信号ＩＰＭは、マイクロプロ
セッサがデータを入力しない時に第１内部クロックＣＬ
Ｋ1 同期でアクティブ（ハイレベル）になる。
路であって、第１内部クロックＣＬＫ1 同期の制御信号
ＯＣＳと、第１内部クロックＣＬＫ1 同期の出力ラッチ
のラッチ制御信号ＬＴＣと、第１内部クロックＣＬＫ1
同期の入力マスク信号ＩＰＭとを生成する。ラッチ制御
信号ＬＴＣは、データ出力バス・サイクル開始の第１内
部クロックＣＬＫ1 に同期して、１回のデータ出力バス
・サイクルに対して１回、１クロック分だけアクティブ
（ハイレベル）になる信号である。制御信号ＯＣＳは、
データ出力バス・サイクル開始前の第１内部クロックＣ
ＬＫ1 に同期して、１回のデータ出力バス・サイクルに
対して１回、バス・サイクルが終了するタイミングの第
１内部クロックＣＬＫ1 までアクティブ（ハイレベル）
になる信号である。２１は、第２内部クロックＣＬＫ2
をラッチ信号として制御信号ＯＣＳを入力し、第２内部
クロックＣＬＫ2 同期の出力制御信号ＯＰＣを生成する
ラッチである。入力マスク信号ＩＰＭは、マイクロプロ
セッサがデータを入力しない時に第１内部クロックＣＬ
Ｋ1 同期でアクティブ（ハイレベル）になる。
【０００６】３０は、マイクロプロセッサの１ビット分
のデータ入出力ブロック、３１はデータ入出力端子のパ
ッドである。３２は、データ入出力端子パッド３１に入
力されるデータを入力とする入力バッファ、３３は、入
力バッファ３２の出力を入力とし、第２内部クロックＣ
ＬＫ2 をラッチ信号とする入力ラッチである。入力ラッ
チ３３に第１内部クロックＣＬＫ1 のタイミングでラッ
チされたデータは、内部信号路４１を経由して入力デー
タレジスタ４０へ伝達される。５０は出力データレジス
タであり、マイクロプロセッサの外部へ出力されるデー
タが第１内部クロックＣＬＫ1 同期のタイミングで保持
され、内部信号路５１により出力ラッチ３４へ入力され
る。出力ラッチ３４は、内部信号路５１により伝達され
る出力データレジスタ５０の内容を入力し、第２内部ク
ロックＣＬＫ2 をマスククロックとして出力ラッチ制御
信号ＬＴＣによりラッチ制御される出力ラッチである。
３５は、出力ラッチ３４の出力を入力してデータ入出力
端子のパッド３１へ出力する出力スリーステートバッフ
ァで、出力制御信号ＯＰＣにより出力の活性状態・不活
性状態（ハイインピーダンス状態）を制御される。
のデータ入出力ブロック、３１はデータ入出力端子のパ
ッドである。３２は、データ入出力端子パッド３１に入
力されるデータを入力とする入力バッファ、３３は、入
力バッファ３２の出力を入力とし、第２内部クロックＣ
ＬＫ2 をラッチ信号とする入力ラッチである。入力ラッ
チ３３に第１内部クロックＣＬＫ1 のタイミングでラッ
チされたデータは、内部信号路４１を経由して入力デー
タレジスタ４０へ伝達される。５０は出力データレジス
タであり、マイクロプロセッサの外部へ出力されるデー
タが第１内部クロックＣＬＫ1 同期のタイミングで保持
され、内部信号路５１により出力ラッチ３４へ入力され
る。出力ラッチ３４は、内部信号路５１により伝達され
る出力データレジスタ５０の内容を入力し、第２内部ク
ロックＣＬＫ2 をマスククロックとして出力ラッチ制御
信号ＬＴＣによりラッチ制御される出力ラッチである。
３５は、出力ラッチ３４の出力を入力してデータ入出力
端子のパッド３１へ出力する出力スリーステートバッフ
ァで、出力制御信号ＯＰＣにより出力の活性状態・不活
性状態（ハイインピーダンス状態）を制御される。
【０００７】図６は、従来のマイクロプロセッサの動作
を説明するタイミングチャートである。図６において、
いま、タイミングＴ60からタイミングＴ65までの２クロ
ックプロセッサのデータ出力バス・サイクルであるとす
る。マイクロプロセッサのタイミング規格値は全て外部
クロック信号ＣＬＫを規準として決定されている。たと
えば、データ出力遅延時間は外部クロック信号ＣＬＫの
立下り（タイミングＴ61）からこのデータの確定（タイ
ミングＴ64）までの時間が規定されている。このデータ
出力遅延時間は前述したように、データ出力は出力制御
信号ＯＰＣがアクティブになって（タイミングＴ63）か
ら、出力スリーステートバッファ３５が外部負荷容量を
駆動し終わるまでの時間である。
を説明するタイミングチャートである。図６において、
いま、タイミングＴ60からタイミングＴ65までの２クロ
ックプロセッサのデータ出力バス・サイクルであるとす
る。マイクロプロセッサのタイミング規格値は全て外部
クロック信号ＣＬＫを規準として決定されている。たと
えば、データ出力遅延時間は外部クロック信号ＣＬＫの
立下り（タイミングＴ61）からこのデータの確定（タイ
ミングＴ64）までの時間が規定されている。このデータ
出力遅延時間は前述したように、データ出力は出力制御
信号ＯＰＣがアクティブになって（タイミングＴ63）か
ら、出力スリーステートバッファ３５が外部負荷容量を
駆動し終わるまでの時間である。
【０００８】
【発明が解決しようとする課題】従来の技術ではタイミ
ングＴ61からタイミングＴ64までのデータ出力遅延時間
には、外部クロック信号ＣＬＫの立下りから第２内部ク
ロックＣＬＫ2 の立上がりまでの遅延時間、つまり内部
クロック生成ブロック１０の内部遅延時間（タイミング
Ｔ61からタイミングＴ62までの時間）が含まれる。
ングＴ61からタイミングＴ64までのデータ出力遅延時間
には、外部クロック信号ＣＬＫの立下りから第２内部ク
ロックＣＬＫ2 の立上がりまでの遅延時間、つまり内部
クロック生成ブロック１０の内部遅延時間（タイミング
Ｔ61からタイミングＴ62までの時間）が含まれる。
【０００９】一般にＣＭＯＳトランジスタで構成される
マイクロプロセッサにおいては、内部クロック生成ブロ
ック１０の内部遅延時間は５〜１０ｎｓｅｃ程度であ
る。マイクロプロセッサの動作周波数が高くなるにつれ
て、前述のようにバス・サイクルの時間が短くなり、そ
れにともなってデータ出力遅延時間は短くする必要があ
る。前述のように２５ＭＨｚのマイクロプロセッサにお
いて２クロック・バス・サイクルであれば８０ｎｓｅｃ
の１バス・サイクルに対して、５〜１０ｎｓｅｃ内部ク
ロック生成ブロック１０の内部遅延時間は無視できない
ほど大きい。 また、さらにマイクロプロセッサの動作
周波数が高くなるに伴いチップの自己発熱が増加する
と、この内部クロック生成ブロック１０内部遅延時間が
増加することから、データ出力遅延時間がさらに大きく
なってしまう。
マイクロプロセッサにおいては、内部クロック生成ブロ
ック１０の内部遅延時間は５〜１０ｎｓｅｃ程度であ
る。マイクロプロセッサの動作周波数が高くなるにつれ
て、前述のようにバス・サイクルの時間が短くなり、そ
れにともなってデータ出力遅延時間は短くする必要があ
る。前述のように２５ＭＨｚのマイクロプロセッサにお
いて２クロック・バス・サイクルであれば８０ｎｓｅｃ
の１バス・サイクルに対して、５〜１０ｎｓｅｃ内部ク
ロック生成ブロック１０の内部遅延時間は無視できない
ほど大きい。 また、さらにマイクロプロセッサの動作
周波数が高くなるに伴いチップの自己発熱が増加する
と、この内部クロック生成ブロック１０内部遅延時間が
増加することから、データ出力遅延時間がさらに大きく
なってしまう。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、外部から入力されるクロック信号を受け、この外部
クロック信号と同相の第１中間クロック信号と、前記外
部クロック信号と逆相の第２中間クロック信号とを生成
するクロック入力バッファと、前記第１中間クロック信
号を入力として、前記外部クロック信号と同相の第１内
部クロック信号および前記外部クロック信号とは逆相の
第２内部クロック信号の、非重複２層の２つの内部クロ
ック信号を生成するクロックドライバと、少なくとも、
前記第２中間クロック信号同期の出力制御信号とラッチ
制御信号とを生成する入出力制御回路と、入力端が入出
力端子に接続され、この入出力端子を介して入力される
入力信号の波形整形を行なう入力バッファと、前記第１
内部クロック信号および前記第２内部クロック信号の何
れか一方により制御され、前記入力バッファの出力をラ
ッチする入力ラッチと、前記第２中間クロック信号と前
記ラッチ制御信号とにより制御され、出力すべき信号を
ラッチする出力ラッチと、前記出力制御信号によって制
御され、前記出力ラッチの出力を前記入出力端子に出力
するスリーステートバッファとを含んでいる。
は、外部から入力されるクロック信号を受け、この外部
クロック信号と同相の第１中間クロック信号と、前記外
部クロック信号と逆相の第２中間クロック信号とを生成
するクロック入力バッファと、前記第１中間クロック信
号を入力として、前記外部クロック信号と同相の第１内
部クロック信号および前記外部クロック信号とは逆相の
第２内部クロック信号の、非重複２層の２つの内部クロ
ック信号を生成するクロックドライバと、少なくとも、
前記第２中間クロック信号同期の出力制御信号とラッチ
制御信号とを生成する入出力制御回路と、入力端が入出
力端子に接続され、この入出力端子を介して入力される
入力信号の波形整形を行なう入力バッファと、前記第１
内部クロック信号および前記第２内部クロック信号の何
れか一方により制御され、前記入力バッファの出力をラ
ッチする入力ラッチと、前記第２中間クロック信号と前
記ラッチ制御信号とにより制御され、出力すべき信号を
ラッチする出力ラッチと、前記出力制御信号によって制
御され、前記出力ラッチの出力を前記入出力端子に出力
するスリーステートバッファとを含んでいる。
【００１１】そして、この半導体集積回路は、チップ上
では、前記入力バッファ，前記入力ラッチ，前記出力ラ
ッチおよび前記スリーステートバッファが一体として密
集配置されてなる入出力機能ブロックが、対応する入出
力端子の近傍に配置され、同一機能，同一タイミングお
よび同一負荷容量が規定されている入出力端子に対し
て、同一構成の入出力機能ブロックが使用されるように
構成されている。
では、前記入力バッファ，前記入力ラッチ，前記出力ラ
ッチおよび前記スリーステートバッファが一体として密
集配置されてなる入出力機能ブロックが、対応する入出
力端子の近傍に配置され、同一機能，同一タイミングお
よび同一負荷容量が規定されている入出力端子に対し
て、同一構成の入出力機能ブロックが使用されるように
構成されている。
【００１２】又、前記クロックドライバは、チップの相
対する二辺の縁辺にそれぞれ配置されそれぞれ前記第１
中間クロック信号を入力として前記非重複の第１内部ク
ロック信号および第２内部クロック信号を生成する、合
同な２つのクロックドライバからなり、前記２つのクロ
ックドライバのそれぞれが生成する第１内部クロック信
号および第２内部クロック信号は、それぞれ第１内部ク
ロック信号用の信号路および第２内部クロック信号用の
信号路を共有し、前記外部クロック信号が入力されるパ
ッドおよび前記クロック入力バッファが一体として密集
配置されてなるブロックが、チップの前記相対する二辺
とは異なる第３の辺の縁辺に、前記クロック入力バッフ
ァから前記２つのクロックドライバのそれぞれまでの配
線長が等しくなるように配置されていることを特徴とし
ている。
対する二辺の縁辺にそれぞれ配置されそれぞれ前記第１
中間クロック信号を入力として前記非重複の第１内部ク
ロック信号および第２内部クロック信号を生成する、合
同な２つのクロックドライバからなり、前記２つのクロ
ックドライバのそれぞれが生成する第１内部クロック信
号および第２内部クロック信号は、それぞれ第１内部ク
ロック信号用の信号路および第２内部クロック信号用の
信号路を共有し、前記外部クロック信号が入力されるパ
ッドおよび前記クロック入力バッファが一体として密集
配置されてなるブロックが、チップの前記相対する二辺
とは異なる第３の辺の縁辺に、前記クロック入力バッフ
ァから前記２つのクロックドライバのそれぞれまでの配
線長が等しくなるように配置されていることを特徴とし
ている。
【００１３】
【実施例】次に本発明の好適な実施例について、図面を
参照して説明する。図１は本発明の一実施例のブロック
図である。図１において、１０は、マイクロプロセッサ
の内部クロック生成ブロック、１１はクロック入力端子
のパッドである。１２は、クロック入力パッド１１から
入力される外部クロック信号ＣＬＫを入力して波形整形
し、第１中間クロックＣＬＫ1Xと第２中間クロックＣＬ
Ｋ2Xとを生成するクロック入力バッファである。第１中
間クロックＣＬＫ1Xは外部クロック信号ＣＬＫと同相、
第２中間クロックＣＬＫ2Xは外部クロック信号ＣＬＫと
逆相である。１３は、第１中間クロックＣＬＫ1Xを入力
として非重複２相の第１内部クロックＣＬＫ1 と第２内
部クロックＣＬＫ2 とを生成するクロックドライバであ
る。１４は、クロックドライバ１３と全く同一の回路構
成、合同なレイアウトのクロックドライバであり、非重
複２相の第１内部クロックＣＬＫ1 と第２内部クロック
ＣＬＫ2 とを生成する。図１に示すように、クロックド
ライバ１３および１４で生成される第１内部クロックＣ
ＬＫ1 と第２内部クロックＣＬＫ2 とはそれぞれ、第１
内部クロックＣＬＫ1 用のクロック信号路と、第２内部
クロックＣＬＫ2用のクロック信号路を共用する。
参照して説明する。図１は本発明の一実施例のブロック
図である。図１において、１０は、マイクロプロセッサ
の内部クロック生成ブロック、１１はクロック入力端子
のパッドである。１２は、クロック入力パッド１１から
入力される外部クロック信号ＣＬＫを入力して波形整形
し、第１中間クロックＣＬＫ1Xと第２中間クロックＣＬ
Ｋ2Xとを生成するクロック入力バッファである。第１中
間クロックＣＬＫ1Xは外部クロック信号ＣＬＫと同相、
第２中間クロックＣＬＫ2Xは外部クロック信号ＣＬＫと
逆相である。１３は、第１中間クロックＣＬＫ1Xを入力
として非重複２相の第１内部クロックＣＬＫ1 と第２内
部クロックＣＬＫ2 とを生成するクロックドライバであ
る。１４は、クロックドライバ１３と全く同一の回路構
成、合同なレイアウトのクロックドライバであり、非重
複２相の第１内部クロックＣＬＫ1 と第２内部クロック
ＣＬＫ2 とを生成する。図１に示すように、クロックド
ライバ１３および１４で生成される第１内部クロックＣ
ＬＫ1 と第２内部クロックＣＬＫ2 とはそれぞれ、第１
内部クロックＣＬＫ1 用のクロック信号路と、第２内部
クロックＣＬＫ2用のクロック信号路を共用する。
【００１４】２０は本実施例の入出力制御回路であり、
第１内部クロックＣＬＫ1 同期の制御信号ＯＣＳと、第
１内部クロックＣＬＫ1 同期の出力ラッチのラッチ制御
信号ＬＴＣと第１内部クロックＣＬＫ1 同期の入力マス
ク信号ＩＰＭとを生成する。ラッチ制御信号ＬＴＣは、
データ出力バス・サイクル開始の第１内部クロックＣＬ
Ｋ1 に同期して、１回のデータ出力バス・サイクルに対
して１回、１クロック分だけアクティブ（ハイレベル）
になる信号である。制御信号ＯＣＳは、データ出力バス
・サイクル開始前の第１内部クロックＣＬＫ1 に同期し
て、１回のデータ出力バス・サイクルに対して１回、バ
ス・サイクルが終了するタイミングの第１内部クロック
ＣＬＫ1 までアクティブ（ハイレベル）になる信号であ
る。２１は、第２中間クロックＣＬＫ2Xをラッチ信号と
して制御信号ＯＣＳを入力し、第２中間クロックＣＬＫ
2X同期の出力制御信号ＯＰＣを生成するラッチである。
入力マスク信号ＩＰＭは、マイクロプロセッサがデータ
を入力しない時に第１内部クロックＣＬＫ1 同期でアク
ティブ（ハイレベル）になる。
第１内部クロックＣＬＫ1 同期の制御信号ＯＣＳと、第
１内部クロックＣＬＫ1 同期の出力ラッチのラッチ制御
信号ＬＴＣと第１内部クロックＣＬＫ1 同期の入力マス
ク信号ＩＰＭとを生成する。ラッチ制御信号ＬＴＣは、
データ出力バス・サイクル開始の第１内部クロックＣＬ
Ｋ1 に同期して、１回のデータ出力バス・サイクルに対
して１回、１クロック分だけアクティブ（ハイレベル）
になる信号である。制御信号ＯＣＳは、データ出力バス
・サイクル開始前の第１内部クロックＣＬＫ1 に同期し
て、１回のデータ出力バス・サイクルに対して１回、バ
ス・サイクルが終了するタイミングの第１内部クロック
ＣＬＫ1 までアクティブ（ハイレベル）になる信号であ
る。２１は、第２中間クロックＣＬＫ2Xをラッチ信号と
して制御信号ＯＣＳを入力し、第２中間クロックＣＬＫ
2X同期の出力制御信号ＯＰＣを生成するラッチである。
入力マスク信号ＩＰＭは、マイクロプロセッサがデータ
を入力しない時に第１内部クロックＣＬＫ1 同期でアク
ティブ（ハイレベル）になる。
【００１５】３０は、本実施例の１ビット分のデータ入
出力ブロック、３１はデータ入出力端子のパッドであ
る。３２は、データ入出力端子パッド３１に入力される
データを入力とする入力バッファ、３３は、入力バッフ
ァ３２の出力を入力とし、第２内部クロックＣＬＫ2 を
ラッチ信号とする入力ラッチである。入力ラッチ３３に
第１内部クロックＣＬＫ1 のタイミングでラッチされた
データは、内部信号路４１を経由して入力データレジス
タ４０へ伝達される。５０は出力データレジスタであ
り、マイクロプロセッサの外部へ出力されるデータが第
１内部クロックＣＬＫ1 同期のタイミングで保持され
る。出力データレジスタ５０に保持されているデータは
内部信号路５１により出力ラッチ３４へ入力される。入
力ラッチ３４は内部信号５１により伝達される出力デー
タレジスタ５０の内容を入力し、第２中間クロックＣＬ
Ｋ2Xをマスククロックとして出力ラッチ制御信号ＬＴＣ
によりラッチ制御される出力ラッチである。３５は、出
力ラッチ３４の出力を入力としてデータ入出力端子のパ
ッド３１へ出力する出力スリーステートバッファで、出
力制御信号ＯＰＣにより出力の活性状態・不活性状態
（ハイーインピーダンス状態）を制御される。
出力ブロック、３１はデータ入出力端子のパッドであ
る。３２は、データ入出力端子パッド３１に入力される
データを入力とする入力バッファ、３３は、入力バッフ
ァ３２の出力を入力とし、第２内部クロックＣＬＫ2 を
ラッチ信号とする入力ラッチである。入力ラッチ３３に
第１内部クロックＣＬＫ1 のタイミングでラッチされた
データは、内部信号路４１を経由して入力データレジス
タ４０へ伝達される。５０は出力データレジスタであ
り、マイクロプロセッサの外部へ出力されるデータが第
１内部クロックＣＬＫ1 同期のタイミングで保持され
る。出力データレジスタ５０に保持されているデータは
内部信号路５１により出力ラッチ３４へ入力される。入
力ラッチ３４は内部信号５１により伝達される出力デー
タレジスタ５０の内容を入力し、第２中間クロックＣＬ
Ｋ2Xをマスククロックとして出力ラッチ制御信号ＬＴＣ
によりラッチ制御される出力ラッチである。３５は、出
力ラッチ３４の出力を入力としてデータ入出力端子のパ
ッド３１へ出力する出力スリーステートバッファで、出
力制御信号ＯＰＣにより出力の活性状態・不活性状態
（ハイーインピーダンス状態）を制御される。
【００１６】図２は、データ入出力ブロック３０の内部
を詳細に示す図である。入力バッファ３２内の２入力Ｎ
ＯＲゲート３６は、入力マスク信号ＩＰＭがアクティブ
（ハイレベル）になると、他方の入力の入出力端子パッ
ド３１から入力されるデータ信号がいかなる値であって
もローレベルを出力する。入力ラッチ３３が第２内部ク
ロックＣＬＫ2 で制御されるのは、外部からの入力信号
を受けるため、外部クロック信号ＣＬＫに対するセット
アップ・ホールド値は規定されているが、第１中間クロ
ックＣＬＫ1Xおよび第２中間クロックＣＬＫ2Xにたいす
るセットアップ・ホールド値は規定されていないため、
内部での次段のラッチ（第１内部クロックＣＬＫ1 同
期）へデータが突き抜けを防止することが困難であるた
めである。出力スリーステートバッファ３５の出力段
は、ＰチャネルＭＯＳトランジスタＰおよびＮチャネル
ＭＯＳトランジスタで構成されている。３７は２入力Ｎ
ＯＲゲート、３８は２入力ＮＡＮＤゲートであり、出力
制御信号ＯＰＣがインアクティブ（ローレベル）のとき
は、図２からわかるように、ＮＯＲゲート３７はローレ
ベルを出力し、ＮＡＮＤゲート３８はハイレベルを出力
するので、ＰチャネルＭＯＳトラジスタＰおよびＮチャ
ネルＭＯＳトランジスタＮはともにオフとなり、スリー
ステート出力バッファ３５は不活性状態（ハイーインピ
ーダンス状態）となる。出力制御信号ＯＰＣがアクティ
ブ（ハイレベル）のとき、出力ラッチ３４の出力がハイ
レベルのときはＮＯＲゲート３７はローレベルを出力
し、ＮＡＮＤゲート３８はローレベルを出力するので、
ＰチャネルＭＯＳトランジスタＰはオフ、ＮチャネルＭ
ＯＳトランジスタＮはオンとなり、データ入出力端子の
パッド３１にはローレベルの信号が出力される。出力制
御信号ＯＰＣがアクティブ（ハイレベル）のとき、出力
ラッチ３４の出力がローレベルのときはＮＡＮＤゲート
３８はローレベルを出力し、ＮＯＲゲート３７はハイレ
ベルを出力するので、ＰチャネルＭＯＳトランジスタＰ
はオン、ＮチャネルＭＯＳトランジスタＮはオフとな
り、データ入出力端子のパッド３１にはハイレベルの信
号が出力される。
を詳細に示す図である。入力バッファ３２内の２入力Ｎ
ＯＲゲート３６は、入力マスク信号ＩＰＭがアクティブ
（ハイレベル）になると、他方の入力の入出力端子パッ
ド３１から入力されるデータ信号がいかなる値であって
もローレベルを出力する。入力ラッチ３３が第２内部ク
ロックＣＬＫ2 で制御されるのは、外部からの入力信号
を受けるため、外部クロック信号ＣＬＫに対するセット
アップ・ホールド値は規定されているが、第１中間クロ
ックＣＬＫ1Xおよび第２中間クロックＣＬＫ2Xにたいす
るセットアップ・ホールド値は規定されていないため、
内部での次段のラッチ（第１内部クロックＣＬＫ1 同
期）へデータが突き抜けを防止することが困難であるた
めである。出力スリーステートバッファ３５の出力段
は、ＰチャネルＭＯＳトランジスタＰおよびＮチャネル
ＭＯＳトランジスタで構成されている。３７は２入力Ｎ
ＯＲゲート、３８は２入力ＮＡＮＤゲートであり、出力
制御信号ＯＰＣがインアクティブ（ローレベル）のとき
は、図２からわかるように、ＮＯＲゲート３７はローレ
ベルを出力し、ＮＡＮＤゲート３８はハイレベルを出力
するので、ＰチャネルＭＯＳトラジスタＰおよびＮチャ
ネルＭＯＳトランジスタＮはともにオフとなり、スリー
ステート出力バッファ３５は不活性状態（ハイーインピ
ーダンス状態）となる。出力制御信号ＯＰＣがアクティ
ブ（ハイレベル）のとき、出力ラッチ３４の出力がハイ
レベルのときはＮＯＲゲート３７はローレベルを出力
し、ＮＡＮＤゲート３８はローレベルを出力するので、
ＰチャネルＭＯＳトランジスタＰはオフ、ＮチャネルＭ
ＯＳトランジスタＮはオンとなり、データ入出力端子の
パッド３１にはローレベルの信号が出力される。出力制
御信号ＯＰＣがアクティブ（ハイレベル）のとき、出力
ラッチ３４の出力がローレベルのときはＮＡＮＤゲート
３８はローレベルを出力し、ＮＯＲゲート３７はハイレ
ベルを出力するので、ＰチャネルＭＯＳトランジスタＰ
はオン、ＮチャネルＭＯＳトランジスタＮはオフとな
り、データ入出力端子のパッド３１にはハイレベルの信
号が出力される。
【００１７】図３は、本発明の入出力ブロック３０の動
作を説明するタイミングチャートである。図３を参照す
ると、外部クロック信号ＣＬＫと第１中間クロックＣＬ
Ｋ1Xとの間にはＴ30〜Ｔ31の分だけのタイミングのずれ
がある。また外部クロック信号ＣＬＫと第１内部クロッ
クＣＬＫ1 との間にはＴ30〜Ｔ32の分だけのタイミング
のずれがある。これらのＴ30〜Ｔ31およびＴ30〜Ｔ32の
ずれは、マイクロプロセッサのＬＳＩチップに印加され
る電源電圧値、半導体製造プロセス条件、周囲温度など
により増減するが、例えば、Ｔ30〜Ｔ31は３ｎｓｅｃ程
度、Ｔ30〜Ｔ32は８ｎｓｅｃ程度の値である。いまタイ
ミングＴ30からタイミングＴ39までの２クロック間がマ
イクロプロセッサのデータ出力バス・サイクルであると
する。本マイクロプロセッサのタイミング規格値は全て
外部クロック信号ＣＬＫを規準として規定されている。
たとえば、データ出力遅延時間は外部クロック信号ＣＬ
Ｋの立下り（タイミングＴ33）からデータの確定（タイ
ミングＴ35）までの時間が規定されている。このデータ
出力遅延時間は前述したように、データ出力は出力制御
信号ＯＰＣがアクティブになって（タイミングＴ34）Ｐ
ＭＯＳトランジスタＰまたはＮＭＯＳトンジスタＮのい
づれか一方のトランジスタのゲート信号がアクティブに
なってから、このトランジスタが外部負荷を駆動し終る
までの時間である。本実施例においては、このデータ出
力遅延を短くするために出力制御信号ＯＰＣを第２中間
クロックＣＬＫ2X同期にすることにより（タイミングＴ
34）、第２内部クロックＣＬＫ2 同期にするよりも、例
えば約５ｎｓｅｃデータ出力遅延を短くすることができ
る。
作を説明するタイミングチャートである。図３を参照す
ると、外部クロック信号ＣＬＫと第１中間クロックＣＬ
Ｋ1Xとの間にはＴ30〜Ｔ31の分だけのタイミングのずれ
がある。また外部クロック信号ＣＬＫと第１内部クロッ
クＣＬＫ1 との間にはＴ30〜Ｔ32の分だけのタイミング
のずれがある。これらのＴ30〜Ｔ31およびＴ30〜Ｔ32の
ずれは、マイクロプロセッサのＬＳＩチップに印加され
る電源電圧値、半導体製造プロセス条件、周囲温度など
により増減するが、例えば、Ｔ30〜Ｔ31は３ｎｓｅｃ程
度、Ｔ30〜Ｔ32は８ｎｓｅｃ程度の値である。いまタイ
ミングＴ30からタイミングＴ39までの２クロック間がマ
イクロプロセッサのデータ出力バス・サイクルであると
する。本マイクロプロセッサのタイミング規格値は全て
外部クロック信号ＣＬＫを規準として規定されている。
たとえば、データ出力遅延時間は外部クロック信号ＣＬ
Ｋの立下り（タイミングＴ33）からデータの確定（タイ
ミングＴ35）までの時間が規定されている。このデータ
出力遅延時間は前述したように、データ出力は出力制御
信号ＯＰＣがアクティブになって（タイミングＴ34）Ｐ
ＭＯＳトランジスタＰまたはＮＭＯＳトンジスタＮのい
づれか一方のトランジスタのゲート信号がアクティブに
なってから、このトランジスタが外部負荷を駆動し終る
までの時間である。本実施例においては、このデータ出
力遅延を短くするために出力制御信号ＯＰＣを第２中間
クロックＣＬＫ2X同期にすることにより（タイミングＴ
34）、第２内部クロックＣＬＫ2 同期にするよりも、例
えば約５ｎｓｅｃデータ出力遅延を短くすることができ
る。
【００１８】しかしながら、第２中間クロックＣＬＫ2X
と第１内部クロックＣＬＫ1 とは非重複の関係ではない
ので、例えば、図３の出力ラッチ制御信号ＬＴＣの波形
に破線で示したように、このラッチ制御信号ＬＴＣの第
１内部クロックＣＬＫ1 からのディレイ値が第１内部ク
ロックＣＬＫ1 のハイレベル期間と同等であると、ラッ
チ制御信号ＬＴＣの信号の立下り（タイミングＴ37）近
傍で第２中間クロックＣＬＫ2Xの立上がり（タイミング
Ｔ36）が重なって、出力ラッチ３４のラッチ信号に、通
称「びげ」と呼ばれるスパイクが発生して出力ラッチ３
４の内容が書き変り、タイミングＴ38に破線で示すよう
にデータ出力に誤動作が生じてしまう。
と第１内部クロックＣＬＫ1 とは非重複の関係ではない
ので、例えば、図３の出力ラッチ制御信号ＬＴＣの波形
に破線で示したように、このラッチ制御信号ＬＴＣの第
１内部クロックＣＬＫ1 からのディレイ値が第１内部ク
ロックＣＬＫ1 のハイレベル期間と同等であると、ラッ
チ制御信号ＬＴＣの信号の立下り（タイミングＴ37）近
傍で第２中間クロックＣＬＫ2Xの立上がり（タイミング
Ｔ36）が重なって、出力ラッチ３４のラッチ信号に、通
称「びげ」と呼ばれるスパイクが発生して出力ラッチ３
４の内容が書き変り、タイミングＴ38に破線で示すよう
にデータ出力に誤動作が生じてしまう。
【００１９】この誤動作を避けるためには、第１内部ク
ロックＣＬＫ1 ，第２内部クロックＣＬＫ2 ，第１中間
クロックＣＬＫ1Xおよび第２中間クロックＣＬＫ2Xのば
らつきを押えることと、制御信号ＯＣＳやラッチ制御信
号ＬＴＣの第１内部クロックＣＬＫ1 および第２内部ク
ロックＣＬＫ2 からの遅延時間を充分に小さく押える事
が必要である。本実施例では、チップ上での回路のレイ
アウトを工夫してこれを実現している。
ロックＣＬＫ1 ，第２内部クロックＣＬＫ2 ，第１中間
クロックＣＬＫ1Xおよび第２中間クロックＣＬＫ2Xのば
らつきを押えることと、制御信号ＯＣＳやラッチ制御信
号ＬＴＣの第１内部クロックＣＬＫ1 および第２内部ク
ロックＣＬＫ2 からの遅延時間を充分に小さく押える事
が必要である。本実施例では、チップ上での回路のレイ
アウトを工夫してこれを実現している。
【００２０】図４は、本実施例のレイアウトのフロアプ
ランの一例である。６０は３２ビットマイクロプロセッ
サのチップである。３０は、チップ６０上のデータ入出
力端子に対応する入出力ブロックであり、ビット０から
ビット３１のデータ入出力端子のそれぞれに対応して、
３２個の入出力ブロックが設けられている。尚、図４で
は簡単のため、図１中の入力データレジスタ４０と出力
データレジスタ５０とをまとめてデータレジスタブロッ
ク６１で示してある。又、図１中の入力データ・レジス
タ４０から入力ラッチ３３までの内部信号路４１および
出力データ・レジスタ５０から出力ラッチ３４までの内
部信号路５１もまとめて内部信号路６２で示してある。
ランの一例である。６０は３２ビットマイクロプロセッ
サのチップである。３０は、チップ６０上のデータ入出
力端子に対応する入出力ブロックであり、ビット０から
ビット３１のデータ入出力端子のそれぞれに対応して、
３２個の入出力ブロックが設けられている。尚、図４で
は簡単のため、図１中の入力データレジスタ４０と出力
データレジスタ５０とをまとめてデータレジスタブロッ
ク６１で示してある。又、図１中の入力データ・レジス
タ４０から入力ラッチ３３までの内部信号路４１および
出力データ・レジスタ５０から出力ラッチ３４までの内
部信号路５１もまとめて内部信号路６２で示してある。
【００２１】２つのクロックドライバ１３，１４は、チ
ップ６０の上辺と下辺の縁辺にそれぞれ配置されてい
る。又、チップ６０の左辺の中央部には、クロック入力
パッド１１が設けられ、このクロック入力パッド１１に
近接してクロック入力バッファ１２が配置されている。
この配置により、本実施例では、外部クロック信号ＣＬ
Ｋが入力されてから第１中間クロックＣＬＫ1 の生成ま
での遅延時間を小さく抑えている。又、クロック入力バ
ッファ１２からクロックドライバ１３までの第１中間ク
ロックＣＬＫ1Xの信号線の長さと、クロック入力バッフ
ァ１２からクロックドライバ１４までの第１中間クロッ
クＣＬＫ1Xの信号線の長さとが等しくなるので、２つの
クロックドライバの入力信号のスキューが最小になる。
そして、前述のように、２つのクロックドライバ１３，
１４は合同であるので、クロックドライバ１３が生成す
る第１内部クロックＣＬＫ1 および第２内部クロックＣ
ＬＫ2 と、クロックドライバ１４が生成する第１内部ク
ロックＣＬＫ1 および第２内部クロックＣＬＫ2 とはそ
れぞれ位相が揃っていることが期待できる。
ップ６０の上辺と下辺の縁辺にそれぞれ配置されてい
る。又、チップ６０の左辺の中央部には、クロック入力
パッド１１が設けられ、このクロック入力パッド１１に
近接してクロック入力バッファ１２が配置されている。
この配置により、本実施例では、外部クロック信号ＣＬ
Ｋが入力されてから第１中間クロックＣＬＫ1 の生成ま
での遅延時間を小さく抑えている。又、クロック入力バ
ッファ１２からクロックドライバ１３までの第１中間ク
ロックＣＬＫ1Xの信号線の長さと、クロック入力バッフ
ァ１２からクロックドライバ１４までの第１中間クロッ
クＣＬＫ1Xの信号線の長さとが等しくなるので、２つの
クロックドライバの入力信号のスキューが最小になる。
そして、前述のように、２つのクロックドライバ１３，
１４は合同であるので、クロックドライバ１３が生成す
る第１内部クロックＣＬＫ1 および第２内部クロックＣ
ＬＫ2 と、クロックドライバ１４が生成する第１内部ク
ロックＣＬＫ1 および第２内部クロックＣＬＫ2 とはそ
れぞれ位相が揃っていることが期待できる。
【００２２】更に、図４に示すように、２つのクロック
ドライバ１３，１４から出力される第２内部クロックＣ
ＬＫ2 は１系統の信号線に出力され、第２内部クロック
ＣＬＫ2 用の信号線はチップ６０の外周部を一周して、
３２個の入出力ブロック３０に同等に入力されることに
より、入出力ブロックの位置による第２内部クロックＣ
ＬＫ2 のスキューを最小限に押えることができる。ま
た、チップ６０の３２ビットのデータ入出力端子はパッ
ドを含めて全く同一の入出力ブロック３０を使用する。
従って入力ラッチ３３のラッチ信号の第２内部クロック
ＣＬＫ2 のスキューが小さくなる。そして、同一の入出
力ブロックを使用しているので、データ入力出力端子の
パッド３１から入力される入力信号の、外部クロック信
号ＣＬＫに対するセットアップ時間，ホールド時間の特
性は、データ入出力端子のような同種の複数の各端子間
においてもばらつきが少なくなる。
ドライバ１３，１４から出力される第２内部クロックＣ
ＬＫ2 は１系統の信号線に出力され、第２内部クロック
ＣＬＫ2 用の信号線はチップ６０の外周部を一周して、
３２個の入出力ブロック３０に同等に入力されることに
より、入出力ブロックの位置による第２内部クロックＣ
ＬＫ2 のスキューを最小限に押えることができる。ま
た、チップ６０の３２ビットのデータ入出力端子はパッ
ドを含めて全く同一の入出力ブロック３０を使用する。
従って入力ラッチ３３のラッチ信号の第２内部クロック
ＣＬＫ2 のスキューが小さくなる。そして、同一の入出
力ブロックを使用しているので、データ入力出力端子の
パッド３１から入力される入力信号の、外部クロック信
号ＣＬＫに対するセットアップ時間，ホールド時間の特
性は、データ入出力端子のような同種の複数の各端子間
においてもばらつきが少なくなる。
【００２３】例えば、出力データレジスタ５０が図４に
示した位置に配置されていても、３２ビットのデータ入
出力端子の各ビットの内部信号路５１のチップ６０上の
配線の長さは、ビットにより入出力ブロックが配置され
ている位置が異なるので、数百μｍから数千μｍまで大
きく異なる。この配線の差異による遅延時間の差異は無
視できないので、チップ６０上のレイアウト後に配線長
に依存した信号の遅延時間を算出し、遅延時間を一定の
値以下に押えるように出力データレジスタ５０の出力バ
ッファ・サイズを調整する。
示した位置に配置されていても、３２ビットのデータ入
出力端子の各ビットの内部信号路５１のチップ６０上の
配線の長さは、ビットにより入出力ブロックが配置され
ている位置が異なるので、数百μｍから数千μｍまで大
きく異なる。この配線の差異による遅延時間の差異は無
視できないので、チップ６０上のレイアウト後に配線長
に依存した信号の遅延時間を算出し、遅延時間を一定の
値以下に押えるように出力データレジスタ５０の出力バ
ッファ・サイズを調整する。
【００２４】
【発明の効果】以上説明したように本発明によれば、外
部クロック信号に対するデータ入出力端子からのデータ
出力遅延時間を短くし、同時に動作する多ビットのデー
タ入出力端子について、出力遅延時間およびそのばらつ
きを小さくすることが可能となる。
部クロック信号に対するデータ入出力端子からのデータ
出力遅延時間を短くし、同時に動作する多ビットのデー
タ入出力端子について、出力遅延時間およびそのばらつ
きを小さくすることが可能となる。
【００２５】この事により、本発明の半導体集積回路を
使用した情報処理システムの作成が容易になる。
使用した情報処理システムの作成が容易になる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中の入出力ブロック３０の構成の一例を論
理回路レベルで示す図である。
理回路レベルで示す図である。
【図３】図１に示す実施例の動作を説明するためのタイ
ミングチャート図である。
ミングチャート図である。
【図４】図１に示す実施例のチップ上のレイアウトのフ
ロアプランの一例を示す図である。
ロアプランの一例を示す図である。
【図５】従来の半導体集積回路の構成の一例を示すブロ
ック図である。
ック図である。
【図６】図５に示す従来の半導体集積回路の動作を説明
するためのタイミングチャート図である。
するためのタイミングチャート図である。
１０ 内部クロック生成ブロック １１ クロック入力パッド １２ クロック入力バッファ １３，１４ クロックドライバ ２０ 入出力制御回路 ２１ ラッチ ３０ データ入出力端子パッド ３１ 入力バッファ ３２ 入力バッファ ３３ 入力ラッチ ３４ 出力ラッチ ３５ スリーステートバッファ ３６，３７ ＮＯＲゲート ３８ ＮＡＮＤゲート ４０ 入力データレジスタ ４１，５２，６２ 内部信号路 ５０ 出力データレジスタ ６０ チップ ６１ データレジスタブロック
Claims (3)
- 【請求項１】 外部から入力されるクロック信号を受
け、この外部クロック信号と同相の第１中間クロック信
号と、前記外部クロック信号と逆相の第２中間クロック
信号とを生成するクロック入力バッファと、 前記第１中間クロック信号を入力として、前記外部クロ
ック信号と同相の第１内部クロック信号および前記外部
クロック信号とは逆相の第２内部クロック信号の、非重
複２層の２つの内部クロック信号を生成するクロックド
ライバと、 少なくとも、前記第２中間クロック信号同期の出力制御
信号とラッチ制御信号とを生成する入出力制御回路と、 入力端が入出力端子に接続され、この入出力端子を介し
て入力される入力信号の波形整形を行なう入力バッファ
と、 前記第１内部クロック信号および前記第２内部クロック
信号の何れか一方により制御され、前記入力バッファの
出力をラッチする入力ラッチと、 前記第２中間クロック信号と前記ラッチ制御信号とによ
り制御され、出力すべき信号をラッチする出力ラッチ
と、 前記出力制御信号によって制御され、前記出力ラッチの
出力を前記入出力端子に出力するスリーステートバッフ
ァとを含む半導体集積回路。 - 【請求項２】 前記入力バッファ，前記入力ラッチ，前
記出力ラッチおよび前記スリーステートバッファが一体
として密集配置されてなる入出力機能ブロックが、対応
する入出力端子の近傍に配置され、 同一機能，同一タイミングおよび同一負荷容量が規定さ
れている入出力端子に対して、同一構成の入出力機能ブ
ロックが使用されていることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 前記クロックドライバは、チップの相対
する二辺の縁辺にそれぞれ配置されそれぞれ前記第１中
間クロック信号を入力として前記非重複の第１内部クロ
ック信号および第２内部クロック信号を生成する、合同
な２つのクロックドライバからなり、 前記２つのクロックドライバのそれぞれが生成する第１
内部クロック信号および第２内部クロック信号は、それ
ぞれ第１内部クロック信号用の信号路および第２内部ク
ロック信号用の信号路を共有し、 前記外部クロック信号が入力されるパッドおよび前記ク
ロック入力バッファが一体として密集配置されてなるブ
ロックが、チップの前記相対する二辺とは異なる第３の
辺の縁辺に、前記クロック入力バッファから前記２つの
クロックドライバのそれぞれまでの配線長が等しくなる
ように配置されていることを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031228A JPH05268016A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
| US08/019,078 US5454116A (en) | 1992-02-19 | 1993-02-18 | Semiconductor integrated circuit with external clock signal and reduced data output delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031228A JPH05268016A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268016A true JPH05268016A (ja) | 1993-10-15 |
Family
ID=12325562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031228A Withdrawn JPH05268016A (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5454116A (ja) |
| JP (1) | JPH05268016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152822A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3489147B2 (ja) * | 1993-09-20 | 2004-01-19 | 株式会社日立製作所 | データ転送方式 |
| JP3490131B2 (ja) * | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
| US5578946A (en) * | 1995-10-06 | 1996-11-26 | Xilinx, Inc. | Input synchronization mechanism for inside/outside clock |
| JPH1021684A (ja) * | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP5932236B2 (ja) * | 2011-04-13 | 2016-06-08 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びシステム |
| CN111105826B (zh) * | 2018-10-26 | 2025-02-07 | 长鑫存储技术有限公司 | 数据接口电路及存储装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3898480A (en) * | 1974-04-04 | 1975-08-05 | Rockwell International Corp | Multiphase logic circuit |
| US4103182A (en) * | 1976-09-01 | 1978-07-25 | Hewlett-Packard Company | Programmable transfer gate array |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
| FR2666424B1 (fr) * | 1990-08-30 | 1992-11-06 | Bull Sa | Procede et dispositif de reglage des signaux d'horloge dans un systeme synchrone. |
| US5155391A (en) * | 1990-10-22 | 1992-10-13 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5291070A (en) * | 1991-01-28 | 1994-03-01 | Advanced Micro Devices, Inc. | Microprocessor synchronous timing system |
-
1992
- 1992-02-19 JP JP4031228A patent/JPH05268016A/ja not_active Withdrawn
-
1993
- 1993-02-18 US US08/019,078 patent/US5454116A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152822A (ja) * | 2007-12-20 | 2009-07-09 | Spansion Llc | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5454116A (en) | 1995-09-26 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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