JPH03181221A - ワイヤード・ｎｏｒ回路 - Google Patents
ワイヤード・ｎｏｒ回路Info
- Publication number
- JPH03181221A JPH03181221A JP1320002A JP32000289A JPH03181221A JP H03181221 A JPH03181221 A JP H03181221A JP 1320002 A JP1320002 A JP 1320002A JP 32000289 A JP32000289 A JP 32000289A JP H03181221 A JPH03181221 A JP H03181221A
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- JP
- Japan
- Prior art keywords
- mos transistor
- circuit
- wired
- channel load
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路において、動作時間精度を高め
る機能を備えたワイヤード・ＮＯＲ回路に関するもので
ある。
る機能を備えたワイヤード・ＮＯＲ回路に関するもので
ある。
従来の技術
近年、半導体集積回路において、ワイヤード・ＮＯＲ回
路はＣＭＯ８−ＮＯＲ回路に比べてゲート数を削減でき
、ＣＭＯ８−ＮＯＲ回路では実現できなかった出力信号
の高速化、高集積化のために用いられている。以下に従
来のワイヤード・ＮＯＲ回路について説明する。
路はＣＭＯ８−ＮＯＲ回路に比べてゲート数を削減でき
、ＣＭＯ８−ＮＯＲ回路では実現できなかった出力信号
の高速化、高集積化のために用いられている。以下に従
来のワイヤード・ＮＯＲ回路について説明する。
第３図は従来のワイヤード・ＮＯＲ回路の実施例を示す
ものであり、点線枠内はワイヤード・ＮＯＲ回路を示す
ものである。第４図は従来のワイヤード・ＮＯＲ回路の
入出力波形を示すものである。
ものであり、点線枠内はワイヤード・ＮＯＲ回路を示す
ものである。第４図は従来のワイヤード・ＮＯＲ回路の
入出力波形を示すものである。
第３図において、１は電源電位、２は接地電位、３は出
力端子、ＱｌはＰチャネル負荷トランジスタであり、ゲ
ートを接地電位、ソースを電源電位、ドレインを出力端
子にそれぞれ接地する。
力端子、ＱｌはＰチャネル負荷トランジスタであり、ゲ
ートを接地電位、ソースを電源電位、ドレインを出力端
子にそれぞれ接地する。
ＡＩ、Ａ２．Ａ３．Ａ４はアドレス遷移検出回路、Ｑ２
．Ｑ３．Ｑ４．Ｑ５はＮチャネル入力駆動ＭＯ８トラン
ジスタであり、ゲートを前記アドレス遷移検出回路Ａｌ
、Ａ２．Ａ３．Ａ４のそれぞれの出力に接続しソースを
接地電位、ドレインを出力端子にそれぞれ接続したもの
である。第４図において、４は入力波形、５は出力波形
である。以上のように構成されたワイヤード・ＮＯＲ回
路について、以下その動作について説明する。
．Ｑ３．Ｑ４．Ｑ５はＮチャネル入力駆動ＭＯ８トラン
ジスタであり、ゲートを前記アドレス遷移検出回路Ａｌ
、Ａ２．Ａ３．Ａ４のそれぞれの出力に接続しソースを
接地電位、ドレインを出力端子にそれぞれ接続したもの
である。第４図において、４は入力波形、５は出力波形
である。以上のように構成されたワイヤード・ＮＯＲ回
路について、以下その動作について説明する。
アドレス遷移検出回路は、アドレス信号の変化を検出し
パルスを発生する回路であり外部からクロックを与えら
れない非同期式集積回路において、内部で基準クロック
を発生し消費電力の削減や高速化をはかるものである。
パルスを発生する回路であり外部からクロックを与えら
れない非同期式集積回路において、内部で基準クロック
を発生し消費電力の削減や高速化をはかるものである。
第３図において、ゲートを接地電位、ソースを電源電位
、ドレインを出力端子にそれぞれ接続されたＰチャネル
負荷ＭＯＳトランジスタＱ１は常にＯＮ状態にある。
、ドレインを出力端子にそれぞれ接続されたＰチャネル
負荷ＭＯＳトランジスタＱ１は常にＯＮ状態にある。
この時アドレス遷移検出回路Ａ１の出力がハイレベルに
なると、これに接続したＮチャネル入力駆動ＭＯＳトラ
ンジスタＱ２はＯＮ状態となり、Ｐチャネル負荷ＭＯ３
）ランジスタＱｌとＮチャネル人力駆動ＭＯＳトランジ
スタＱ２は引き合い、出力端子３にはロウレベルが出力
される。続いて遷移検出回路の出力がロウレベルとなる
と、常時ＯＮ状態にあるＰチャネル負荷ＭＯＳトランジ
スタＱ１によって出力端子３にはハイレベルが出力され
る。ここでロウレベルからハイレベルとなる際の立ち上
がり時間が内部基準クロックとなるため時間精度を必要
とし、出力信号の高速化において重要な要素となる。
なると、これに接続したＮチャネル入力駆動ＭＯＳトラ
ンジスタＱ２はＯＮ状態となり、Ｐチャネル負荷ＭＯ３
）ランジスタＱｌとＮチャネル人力駆動ＭＯＳトランジ
スタＱ２は引き合い、出力端子３にはロウレベルが出力
される。続いて遷移検出回路の出力がロウレベルとなる
と、常時ＯＮ状態にあるＰチャネル負荷ＭＯＳトランジ
スタＱ１によって出力端子３にはハイレベルが出力され
る。ここでロウレベルからハイレベルとなる際の立ち上
がり時間が内部基準クロックとなるため時間精度を必要
とし、出力信号の高速化において重要な要素となる。
発明が解決しようとする課題
上記従来の構成では、ＰチャネルＭＯ３ｈランジスタと
ＮチャネルＭＯＳトランジスタの電流能力は製造上別々
の要因で決定されるため、ワイヤード・ＮＯＲ回路から
の出力の立ち上がり時間にバラツキを使用上じるという
欠点を有していた。
ＮチャネルＭＯＳトランジスタの電流能力は製造上別々
の要因で決定されるため、ワイヤード・ＮＯＲ回路から
の出力の立ち上がり時間にバラツキを使用上じるという
欠点を有していた。
本発明は上記従来の課題を解決するもので、半導体集積
回路におけるワイヤード・ＮＯＲ回路からの出力がロウ
レベルからハイレベルとなる際に発生する立ち上がり時
間のバラツキを解消したワイヤード・ＮＯＲ回路を提供
することを目的とする。
回路におけるワイヤード・ＮＯＲ回路からの出力がロウ
レベルからハイレベルとなる際に発生する立ち上がり時
間のバラツキを解消したワイヤード・ＮＯＲ回路を提供
することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のワイヤード・ＮＯＲ
回路は、ゲートを接地電位、ソースを電源電位にそれぞ
れ接続したＰチャネル負荷ＭＯＳトランジスタと、ソー
スを接地電位、ドレインを上記Ｐチャネル負荷ＭＯＳト
ランジスタのドレイン端子にそれぞれ共通に接続した複
数のＮチャネル入力駆動ＭＯＳトランジスタがら戒るワ
イヤード・ＮＯＲ回路に、ゲート及びソースを電極電位
、ドレインを共通ドレイン端子に接続したＮチャネル負
荷ＭＯＳトランジスタを上記チャネル負荷Ｍ ＯＳ ト
ランジスタと並列に設けた構成を有している。
回路は、ゲートを接地電位、ソースを電源電位にそれぞ
れ接続したＰチャネル負荷ＭＯＳトランジスタと、ソー
スを接地電位、ドレインを上記Ｐチャネル負荷ＭＯＳト
ランジスタのドレイン端子にそれぞれ共通に接続した複
数のＮチャネル入力駆動ＭＯＳトランジスタがら戒るワ
イヤード・ＮＯＲ回路に、ゲート及びソースを電極電位
、ドレインを共通ドレイン端子に接続したＮチャネル負
荷ＭＯＳトランジスタを上記チャネル負荷Ｍ ＯＳ ト
ランジスタと並列に設けた構成を有している。
作用
この構成によって、半導体集積回路におけるトランジス
タの電流能力を決定する製造要因を同一にして、ワイヤ
ード・ＮＯＲ回路の出力がロウレベルからハイレベルと
なる際の立ち上がり時間精度を高めることができる。
タの電流能力を決定する製造要因を同一にして、ワイヤ
ード・ＮＯＲ回路の出力がロウレベルからハイレベルと
なる際の立ち上がり時間精度を高めることができる。
実施例
第１図は本発明のワイヤード・ＮＯＲ回路の実施例を示
すものであり、点線枠内はワイヤード・ＮＯＲ回路を示
すものである。第２図は本発明のワイヤード・ＮＯＲ回
路の入出力波形を示すものである。
すものであり、点線枠内はワイヤード・ＮＯＲ回路を示
すものである。第２図は本発明のワイヤード・ＮＯＲ回
路の入出力波形を示すものである。
第１図において、■は電源電位、２は接地電位、３は出
力端子、ＱｌはＰチャネル負荷ＭＯＳトランジスタであ
り、ゲートを接地電位、ソースを電源電位、ドレインを
出力端子に接続する。
力端子、ＱｌはＰチャネル負荷ＭＯＳトランジスタであ
り、ゲートを接地電位、ソースを電源電位、ドレインを
出力端子に接続する。
ＡＩ、Ａ２．Ａ３．Ａ４は遷移検出回路、Ｑ２゜Ｑ３．
Ｑ４．Ｑ５はＮチャネル入力駆動ＭＯＳトランジスタで
あり、ゲートを前記アドレス遷移検出回路ＡＩ、Ａ２．
Ａ３．Ａ４のそれぞれの出力に接続し、ソースを接地電
位、ドレインを出力端子にそれぞれ接続する。Ｑ６はＮ
チャネル負荷ＭＯＳトランジスタであり、ゲート及びソ
ースを電源電位、ドレインを出力端子にそれぞれ接続す
る。Ａ１．Ａ２．Ａ３．Ａ４はアドレス遷移検出回路で
ある。第２図において、６は入力波形、７は出力波形を
示すものである。
Ｑ４．Ｑ５はＮチャネル入力駆動ＭＯＳトランジスタで
あり、ゲートを前記アドレス遷移検出回路ＡＩ、Ａ２．
Ａ３．Ａ４のそれぞれの出力に接続し、ソースを接地電
位、ドレインを出力端子にそれぞれ接続する。Ｑ６はＮ
チャネル負荷ＭＯＳトランジスタであり、ゲート及びソ
ースを電源電位、ドレインを出力端子にそれぞれ接続す
る。Ａ１．Ａ２．Ａ３．Ａ４はアドレス遷移検出回路で
ある。第２図において、６は入力波形、７は出力波形を
示すものである。
以上のように構成されたワイヤード・中点ＮＯＲ回路に
ついて、以下その動作ついて説明する。
ついて、以下その動作ついて説明する。
第１図において、アドレス遷移検出回路Ａ１の出力がハ
イレベルになると、これに接続したＮチャネル入力駆動
ＭＯＳトランジスタＱ２はＯＮ状態となり、Ｐチャネル
負荷ＭＯＳトランジスタＱ１及びＮチャネル負荷ＭＯＳ
トランジスタＱ６とＮチャネル駆動ＭＯＳトランジスタ
Ｑ２は引き合い、出力端子３にはロウレベルが出力され
る。
イレベルになると、これに接続したＮチャネル入力駆動
ＭＯＳトランジスタＱ２はＯＮ状態となり、Ｐチャネル
負荷ＭＯＳトランジスタＱ１及びＮチャネル負荷ＭＯＳ
トランジスタＱ６とＮチャネル駆動ＭＯＳトランジスタ
Ｑ２は引き合い、出力端子３にはロウレベルが出力され
る。
続いて遷移検出回路の出力がロウレベルとなると、常時
ＯＮ状態にあるＰチャネル負荷ＭＯＳトランジスタＱ１
及びＮチャネル負荷ＭＯＳトランジスタＱ６によって、
出力端子３にはハイレベルが出力される。ここでＮチャ
ネル負荷ＭＯＳトランジスタＱ６とＮチャネル入力駆動
ＭＯＳトランジスタＱ２．Ｑ３．Ｑ４．Ｑ５は製造上同
じ要因で電流能力が決定されるため、ワイヤード・ＮＯ
，Ｒ回路の出力がロウレベルからハイレベルとなる際に
Ｎチャネル負荷ＭＯＳトランジスタＱ６によって、第２
図に示すように立ち上がり時間のバラツキを解消できる
。
ＯＮ状態にあるＰチャネル負荷ＭＯＳトランジスタＱ１
及びＮチャネル負荷ＭＯＳトランジスタＱ６によって、
出力端子３にはハイレベルが出力される。ここでＮチャ
ネル負荷ＭＯＳトランジスタＱ６とＮチャネル入力駆動
ＭＯＳトランジスタＱ２．Ｑ３．Ｑ４．Ｑ５は製造上同
じ要因で電流能力が決定されるため、ワイヤード・ＮＯ
，Ｒ回路の出力がロウレベルからハイレベルとなる際に
Ｎチャネル負荷ＭＯＳトランジスタＱ６によって、第２
図に示すように立ち上がり時間のバラツキを解消できる
。
発明の効果
以上のようにＮチャネル負荷ＭＯ３）ランジスタＱ６を
付加することによって、ワイヤード・ＮＯＲ回路の出力
がロウレベルからハイレベルとなる際の立ち上がり時間
精度を高めることができる優れたワイヤード・ＮＯＲ回
路を実現できるものである。
付加することによって、ワイヤード・ＮＯＲ回路の出力
がロウレベルからハイレベルとなる際の立ち上がり時間
精度を高めることができる優れたワイヤード・ＮＯＲ回
路を実現できるものである。
第１図は本発明のワイヤード・ＮＯＲ回路の実施例を示
す図、第２図は本発明のワイヤード・ＮＯＲ回路の入出
力波形を示す図、第３図は従来のワイヤード・ＮＯＲ回
路の実施例を示す図、第４図は従来のワイヤード・ＮＯ
Ｒ回路の入出力波形を示す図である。 １・・・・・・電源電位、２・・・・・・接地電位、３
・・・・・・出力端子、４・・・・・・入力波形、５・
・・・・・出力波形、Ｑｌ・・・・・・Ｐチャネル負荷
ＭＯＳトランジスタ、Ｑ２．Ｑ３゜Ｑ４．Ｑ５・・・・
・・Ｎチャネル人力駆動用ＭＯＳトランジスタ、Ｑ６・
・・・・・Ｎチャネル負荷ＭＯＳトランジスタ、Ａ１．
Ａ２．Ａ３．Ａ４・・・・・・アドレス遷移回路。
す図、第２図は本発明のワイヤード・ＮＯＲ回路の入出
力波形を示す図、第３図は従来のワイヤード・ＮＯＲ回
路の実施例を示す図、第４図は従来のワイヤード・ＮＯ
Ｒ回路の入出力波形を示す図である。 １・・・・・・電源電位、２・・・・・・接地電位、３
・・・・・・出力端子、４・・・・・・入力波形、５・
・・・・・出力波形、Ｑｌ・・・・・・Ｐチャネル負荷
ＭＯＳトランジスタ、Ｑ２．Ｑ３゜Ｑ４．Ｑ５・・・・
・・Ｎチャネル人力駆動用ＭＯＳトランジスタ、Ｑ６・
・・・・・Ｎチャネル負荷ＭＯＳトランジスタ、Ａ１．
Ａ２．Ａ３．Ａ４・・・・・・アドレス遷移回路。
Claims (1)
- ゲートを接地電位、ソースを電源電位に、ドレインを出
力端子にそれぞれ接続したＰチャネル負荷ＭＯＳトラン
ジスタと、ソースを接地電位、ドレインを前記Ｐチャネ
ル負荷ＭＯＳトランジスタのドレイン端子にそれぞれ共
通に接続した複数のＮチャネル入力駆動ＭＯＳトランジ
スタを備えるとともに、ゲート及びソースを電源電位、
ドレインを出力端子に接続したＮチャネル負荷トランジ
スタを前記Ｐチャネル負荷ＭＯＳトランジスタと並列に
設けたことを特徴とするワイヤード・ＮＯＲ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320002A JPH03181221A (ja) | 1989-12-08 | 1989-12-08 | ワイヤード・ｎｏｒ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320002A JPH03181221A (ja) | 1989-12-08 | 1989-12-08 | ワイヤード・ｎｏｒ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181221A true JPH03181221A (ja) | 1991-08-07 |
Family
ID=18116655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320002A Pending JPH03181221A (ja) | 1989-12-08 | 1989-12-08 | ワイヤード・ｎｏｒ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290217A (ja) * | 2001-03-28 | 2002-10-04 | Fujitsu Ltd | 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法 |
-
1989
- 1989-12-08 JP JP1320002A patent/JPH03181221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002290217A (ja) * | 2001-03-28 | 2002-10-04 | Fujitsu Ltd | 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法 |
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