JPH03181226A - フエーズロツクドループ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 り発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図）１作用（第１
図） Ｇ実施例 （Ｇｌ）　Ｄ　Ａ　Ｔの全体構成（第２図）（Ｇ２）ク
ロック再生回路の実施例（第１図〜第３図） （Ｇ２−１）　Ｐ　Ｌ　Ｌ回路の全体構成（Ｇ２−２）
実施例のクロック再生回路（Ｇ２−３）実施例の効果 （Ｇ３）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はフェーズロックドループ回路に関し、例えば回
転ヘッド型ディジタルオーディオテープレコーダの回転
ヘッドより得られる再生信号からピットクロック信号を
抜き出すものに通用して好適なものである。

Ｂ発明の概要 本発明は、フェーズロックドループ回路において、入力
ディジタル信号の第１又は第２の伝送レートに基づいて
、入力基準クロック信号の周波数を選択制御するように
したことにより、第１又は第２の伝送レートを有する入
力ディジタル信号に正しく同期した出力ディジタル信号
を送出し得る。

Ｃ従来の技術 従来、オーディオ信号を高密度記録し得るテープレコー
ダ装置として、回転ヘッド型ディジタルオーディオテー
プレコーダ（以下ＤＡＴと呼ぶ）が用いられている。

このＤＡＴにおいては、入力オーディオデータを回転ド
ラムに配置された回転ヘッドを用いて、回転ドラムに所
定の巻き付は角で巻き付けられた磁気テープ上に記録し
、または磁気テープ上に記録された記録オーディオデー
タを回転ヘッドを用いて再生するようになされている。

Ｄ発明が解決しようとする問題点 ところでＤＡＴ等のように回転ヘッドより得られる再生
信号から、所望のディジタルオーディオデータを再現す
る際にはビット抜き出し用のクロック信号（いわゆるビ
ットクロック信号）が必要とされる。このように再生信
号に同期するピットクロック信号を得るため、従来フェ
ーズロックドループ（Ｐ　Ｌ　Ｌ　（ｐｈａｓｅ　１ｏ
ｃｋｅｄ　１ｏｏｐ　）　）回路構成のクロック再生回
路が用いられている。

ここで一般にＤＡＴフォーマットを用いて所定のディジ
タルオーディオデータが記録された磁気テープを再生す
る場合、回転ヘッドによる再生信号の読み出しレートは
基本的に自由に設定することができる。

このため磁気テープの走行速度を一定に保った状態で回
転ドラムの回転数を切り換えることにより、磁気テープ
及び回転ヘッドの相対速度が３．１３３　（ｍ／５６（
）でなる標準速モードと１．５６７　（ｍ／５ｅｃ）で
なる半速モードとの２種類の読み出しレートで再生し得
るようになされたものがある。

この標準速モードによる読み出しレートと半速モードに
よる読み出しレートとにおける再生信号の周波数帯域を
比較した場合、標準速モードによる読み出しレートが周
波数帯域９．４　（ＭＨｚ）を有するのに対し、半速モ
ードによる読み出しレートでは１／２倍の周波数帯域４
．７　（Ｍ）ｆｚ）になる。

従って再生信号に含まれるピットクロック信号の周波数
（いわゆる再生信号の伝送レート）も、標準速モードに
よる読み出しレートの場合が周波数９．４　（ＭＨｚ）
を有するのに対し、半速モードによる読み出しレートで
は１／２倍の周波数４．７〔ＭＨｚ）になる。

ところがこのように伝送レートが２倍も異なる再生信号
について、同一のクロック再生回路を用いてクロック信
号を抜き出そうとすると、このクロック再生回路を構成
するＰＬＬ回路にいわゆる疑似ロック状態が発生する問
題があった。

このような疑似ロック状態は入力ディジタル信号として
の再生信号と出力ディジタル信号としてのクロック信号
との周波数が簡単な整数関係にあるときに生じ易い性格
を有する。

この場合例えば標準速モードによる読み出しレートでな
る再生信号であるにもかかわらず、周波数４．７　（Ｍ
Ｈｚ）のクロック信号が送出されたり、逆に半速モード
による読み出しレートでなる再生信号であるにもかかわ
らず、周波数９．４（ＭＨｚ）のクロック信号が送出さ
れ、この結果後段のディジタル信号処理回路において再
生信号のビットを正しく抜き出せないため、再生信号に
含まれるディジタルオーディオデータを正しく再現でき
なくなる問題があった。

本発明は以上の点を考慮してなされたもので、第１又は
第２の伝送レートに応じて入力ディジタル信号より正し
い出力ディジタル信号を得るフェーズロックドループ回
路を提案しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、第１又
は第２の伝送レートでなる入力ディジタル信号Ｓ、□（
Ｓ　ＩＮ）と出力ディジタル信号ＣＫＯＵＴの位相誤差
を入力基準クロック信号ＣＫ、ｓに基づいて検出し、そ
の位相誤差に応じて出力ディジタル信号ＣＫｏｕｔの周
波数を制御するフェーズロックドループ回路３０におい
て、入力基準クロック信号ＣＫｙｓの周波数ＣＫＩ、Ｃ
Ｋ２を入力ディジタル信号Ｓ、□　（ＳＩＮ）の第１又
は第２の伝送レートに応じて選択制御するようにした。

１作用 入力ディジタル信号Ｓｐｍ＋　　（ＳＩＮ）の第１又は
第２の伝送レートに基づいて、入力基準クロック信号Ｃ
Ｋ、４ｓの周波数ＣＫＩ、ＣＫ２を選択制御するように
したことにより、第１又は第２の伝送レートを有する入
力ディジタル信号Ｓ、□　（ＳＩＮ）に正しく同期した
出力デイジタル信号ＣＫｏｕアを送出し得る。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

（Ｇｌ）ＤＡＴの全体構成 第２図において、１０は全体として回転ヘッド型ディジ
タルオーディオチーブレコーダ（ＤＡＴ）の全体構成を
示し、所望のオーディオ信号ＡＤ、。

及びＡＤｏｏアを回転ドラム１１上に設けられた回転ヘ
ッド１２Ａ、１２Ｂを用いて、当該回転ドラム１１に所
定の角間隔だけ巻き付けられた磁気テープ１３上に記録
し及び又は再生し得るようになされている。

この［）ＡＴＩＯにおいて、まず記録時入力オーディオ
信号ＡＤ４はオーディオ信号変換回路１４に入力される
。このオーディオ信号変換回路１４は記録処理系として
ローパスフィルタ及びアナログディジタル変換回路を有
してなり、入力されるオーディオ信号ＡＤ、、をディジ
タルデータに変換し、入力ディジタルデータＤＴ４とし
てディジタル信号処理回路１５の記録処理系に送出する
。

ディジタル信号処理回路１５の記録処理系は入力された
ディジタルデータＤ　Ｔ　Ｉ　Ｎを一旦入力オーディオ
データＤＴＡＤとしてＲＡ　Ｍ　（ｒａｎｄｏｍ　ａｃ
ｃｅｓｓｓ＋ｅｍｏｒｙ　）構成のメモリ回路１６に書
き込む。

なおディジタル信号処理回路１５の記録処理系は誤り訂
正符号生成回路、インターリーブ処理回路、８−１０変
調回路等を含んで構成されている。

これによりまずメモリ回路１６に書き込まれた入力オー
ディオデータＤＴＡＤを誤り訂正符号生成回路が読み出
し、誤り訂正用パリティを生成した後、当該誤り訂正用
パリティをメモリ回路１６に書き込む。

このメモリ回路１６に対する書き込み及び読み出し処理
は全てインターリーブ処理回路で発生したデータインタ
ーリーブに対応するアドレスが選定されており、このよ
うにして誤り訂正用パリティが付加された入力オーディ
オデータＤＴａｏを８−１０変調回路が読み出す。

８−１０変調回路は８ビツトデータでなる入力オーディ
オデータＤＴ０を回転ヘッド１２Ａ、１２Ｂによる磁気
記録に適した１０ビツトデータに変換すると共に、同期
信号、アドレス信号、サブコード信号、Ａ　Ｔ　Ｆ　（
ａｕｔｏｍａｔｉｃ　ｔｒａｃｋ　ｆｏｌｌｏｗｉｎｇ
）信号等を付加する。

ディジタル信号処理回路１５の記録処理系はこのように
して得られる記録データを内部のシリアルパラレル変換
回路においてシリアルデータでなる記録信号Ｓ□。。に
変換し、記録再生増幅回路１７の記録処理系に送出する
。

記録再生増幅回路１７の記録処理系は記録信号増幅回路
及びロータリートランス等で構成され、入力される記録
信号Ｓ□。。を増幅して得られる増幅記録信号Ｓ　１Ｉ
ＣＩをロータリートランスを介して回転ドラム１１上の
回転ヘッド１２Ａ、１２Ｂに供給するようになされてい
る。

かくして磁気テープ１３の所定の記録トラックに入力オ
ーディオ信号ＡＤ、、を記録し得るようになされている
。

ここでこのＤＡＴＩＯにおいては、入力／表示回路１８
からマイクロコンピュータ槽底のシステム制御回路１９
に入力される操作データＤ。□に基づいて記録動作又は
再生動作を選択制御するようになされている。

この入力／表示回路１８は例えば操作子入力手段として
キーマトリクスを有するマイクロコンピュータと、表示
手段として液晶表示素子を有する表示パネルとで構成さ
れている。

これにより入力／表示回路１８はユーザによる操作子の
操作に応動して操作データＤ。門を出力すると共に、シ
ステム制御回路１９から入力される表示データＤ、Ｐに
基づいて表示パネル上の表示を行う。

またシステム制御回路１９は記録時予め設定されたシス
テム情報及び入力／表示回路１８から入力される操作デ
ータＤ０□に基づいてメカ制御データＤ、４６、信号処
理制御データＤＣＮ？及びサーボ処理制御データＤ３．
を生威し、それぞれメカニカル制御回路２０、ディジタ
ル信号処理回路１５及びサーボ処理回路２１に送出する
。

実際上記録時サーボ処理回路２１はシステム制御回路１
９から入力されるサーボ処理制御データＤ３□に基づい
てドラムモータ２２、キャプスタンモータ２３、リール
モータ２４に、それぞれドラム駆動信号Ｃ□、キャプス
タン駆動信号ｃｃｒ、リール駆動信号Ｃ□を送出して回
転ドラム１１を所定の回転数で回転駆動すると共に磁気
テープ１３を所定の速度で走行させる。

またこのときドラムモータ２２、キャプスタンモータ２
３及びリールモータ２４からはドラム位相信号ＰＣ□、
ドラム周波数信号ＦＧｌｌＲ、キャプスタン周波数信号
ＦＧｃｒ及びリール周波数信号ＦＧ１１．がそれぞれサ
ーボ処理回路２１にフィードバックされ、これにより各
々速度サーボ及び又は位相サーボを形成するようになさ
れている。

なお、サーボ処理回路２１にはディジタル信号処理回路
１５から記録時の内部基準信号りれ、が供給され、この
結果サーボ処理回路２１ばこの内部基準信号ＤＩｔＦに
基づいて速度サーボ処理及び又は位相サーボ処理を実行
すると共に、入力されるドラム位相信号ＰＣ，，及びド
ラム周波数信号ＦＣＤＩに基づいて生成した回転ヘッド
１２Ａ、１２Ｂの切換基準信号ＳＷＰをディジタル信号
処理回路１５に送出する。

またこのメカニカル制御回路２０はシステム制御回路１
９から入力されるメカ制御データＤＭＣに基づいてＤＡ
Ｔカセットのカセットローディング機構及び磁気テープ
１３のテープローディング機構等を駆動制御すると共に
、このメカニカル機構部分から入力されるセンサ情報Ｓ
ＮＣに基づいてメカ情報データＤ　ｓ、４ｃを生威し、
これをシステム制御回路１９に送出する。

ここでこのＤＡＴＩＯにおいて、再生時まずサーボ処理
回路２１はシステム制御回路１９から入力されるサーボ
処理制御データＩ）ｓｓに応じた回転数及びディジタル
信号処理回路１５から供給される再生時の内部基準信号
Ｄ　Ｉ！Ｆに同期する位相でドラムモータ２２を回転駆
動して速度サーボ及び位相サーボを形成する。

この状態で回転ヘッド１２Ａ、１２Ｂから得られる再生
信号ＳＰ口はロータリートランス、再生信号増幅回路、
波形等化回路及び２値化回路等を含む記録再生増幅回路
１７の再生処理系に供給され、この結果得られる再生デ
ィジタル信号５ＰＩＩがディジタル信号処理回路１５の
再生処理系及びトラッキング制御回路２５に供給される
。

なおこのＤＡＴＩＯの場合トラッキング制御回路２５は
例えばＡＴＦ方式によるトラッキング制御を行うように
なされている。すなわちトラッキング制御回路２５は同
期信号検出用の波形等化回路を有してなり、入力される
再生ディジタル信号Ｓ２□中に同期信号を検出したタイ
ミングに基づいてＡＴＦ信号を検出し、このＡＴＦ信号
に応じてＡＴＦ＠ｉ信号ＣＡＴＦを形成してサーボ処理
回路２１に送出する。

これによりサーボ処理回路２１はＡＴＦ制御信号ＣＡＴ
Ｆに応じてキャプスタンモータ２３を駆動制御し、かく
して回転ヘッド１２Ａ、１２Ｂが磁気テープ１３の記録
トラック上を正確にトレースし得るようにＡＴＦサーボ
ループが形成される。

このようにして磁気テープ１３の記録トラックを正確に
再生し得るようになると、ディジタル信号処理回路１５
の再生処理系は入力される再生ディジタル信号Ｓ□、に
ついて再生処理を開始する。

このディジタル信号処理回路１５の再生処理系は、ＰＬ
Ｌ回路構威構成ロック再生回路、１０−８復調回路、誤
り検出訂正回路、デインターリーブ処理回路、補間回路
等から構成されている。

これによりディジタル信号処理回路１５はまずクロック
再生回路において、再生ディジタル信号Ｓ、□に含まれ
る再生クロック信号を検出する。

１０−８復調回路では再生ディジタル信号ＳＰｍ１中に
同期信号を検出すると、クロック再生回路で検出された
再生クロック信号に基づいて再生ディジタル信号Ｓ、□
の１０ビット分を１０−８復調し、この結果得られる８
ビツトデータを再生オーディオデータＤＴＡ＋１として
順次メモリ回路１６に書き込む。

このようにしてメモリ回路１６に書き込まれた再生オー
ディオデータＤＴ、、は誤り検出訂正回路によって読み
出されデータ誤りの有無が検出されると共に、データ誤
りが存在する場合には誤り訂正用パリティを用いた誤り
訂正処理を行い誤り訂正されたデータ及び当該訂正結果
をメモリ回路１６に書き込む。

このメモリ回路１６に対する書き込み及び読み出し処理
は、全てデインターリーブ処理回路で発生したデータデ
インターリーブに対応するアドレスが選定されており、
誤り検出訂正処理後の再生オーディオデータＤＴ−ａが
補間回路によって読み出される。

これにより補間回路は誤り訂正できなかったデータにつ
いて前後のデータどの平均値を演算する手法等による補
間演算を実行し、これを再生ディジタルデータＤＴｏｕ
ｔとしてオーディオ信号変換回路１４の再生処理系に送
出する。

オーディオ信号変換回路１４の再生処理系はディジタル
アナログ変換回路及びローパスフィルタを有してなり、
再生ディジタルデータＤ　Ｔ　ｏゎアをアナログ信号に
変換し、これを再生オーディオ信号ＡＤＯＩＪＴとして
送出する。

かくして磁気テープ１３の記録トラックを回転ドラム１
１上の回転ヘッド１２Ａ、１２Ｂで読み出し、磁気テー
プ１３に記録された記録データを再生して再生オーディ
オ信号ＡＤｏｕｙを得るようになされている。

（Ｇ２）クロック再生回路の実施例 （Ｇ２−１）　Ｐ　Ｌ　Ｌ回路の全体構成第３図におい
て、３０は上述したディジタル信号処理回路１５のクロ
ック再生回路に用いられるＰＬＬ回路を示し、この実施
例の場合特開昭６４−２４１９号公報及び特開昭６４−
１１４１８号公報に開示されるディジタルＰＬＬ回路を
用いて構成されている。

すなわちこのＰＬＬ回路３０はエツジ検出回路３１、シ
フトレジスタ回路３２及び位相誤差検出回路３３からな
り入力ディジタル信号ＳＩＮと出力クロック信号ＣＫｏ
ｕｒの位相誤差を検出すると共にこれを補正する位相誤
差補正回路部と、加算回路３４、ラッチ回路３５、比較
回路３６及びカウント回路３７からなり出力クロック信
号ＣＫｏｕｙを発生する出力クロック発生回路部と、１
周期間カウント回路３８及びロックレンジ制御回路３９
からなり出力クロック信号ＣＫｏｏｙの１周期がマスタ
クロック信号ＣＫっ、の何周期用かを表す１周期データ
ＤＳを発生するロックレンジ処理回路部とから構成され
ている。

ここでＤＡＴＩＯの記録再生増幅回路１７から送出され
る再生ディジタル信号ＳＰ□は入力ディジタル信号ＳＩ
Ｎとして高速マスタクロック信号ＣＫ□と共にまずエツ
ジ検出回路３１に入力される。

このマスタクロック信号ＣＫｘｓは入力ディジタル信号
ＳｔＳのピットクロック周波数（例えば標準速モードに
よる読み出しレートの場合周波数９．４（ＭＨｚ）でな
る）より所定倍高い周波数（例えば４９．１５２　（Ｍ
Ｈｚ）でなる）でなる。

エツジ検出回路３１は、マスタクロック信号ＣＬｔｓの
タイミングに基づいて入力ディジタル信号ＳＩＮのエツ
ジを検出し、このエツジ検出信号Ｓ□がマスタクロック
信号ＣＫ□と共に続くシフトレジスタ回路３２に入力さ
れる。

シフトレジスタ回路３２は入力されるエツジ検白信号Ｓ
ＥＧを並列データＤＴ０に変換して位相誤差検出回路３
３に送出し、この結果得られる位相誤差補正データが加
算回路３４に入力される。

この加算回路３４にはこれに加えて、ロックレンジ制御
回路３９から入力される１周期データＤＳとラッチ回路
３５を通じて入力される前回の出力クロック発生タイミ
ングデータを累積加算し、この結果得られる今回の出力
クロック発生タイミングデータを比較回路３６に送出す
る。

比較回路３６にはこれに加えてカウント回路３７から入
力されるマスタクロック信号ＣＫ、ｓのカウントデータ
が入力される。これにより比較回路３６はこのカウント
データ及び出力クロック発生タイミングデータが一致す
るタイミングに応じた位相を有するディジタルデータを
発生し、これを１周期間カウント回路３８のリセット入
力端、位相誤差検出回路３３のクロック入力端に供給す
ると共に出力クロック信号ＣＫｏｕｙとして外部に送出
する。

このロックレンジ処理回路部の１周期間カウント回路３
８はリセット入力端に入力される出力クロック信号ＣＫ
ｏｏｔの例えば立ち上がりエツジ毎の間、すなわち１周
期間のマスタクロック信号ＣＫＭＳの立ち上がりエツジ
数すなわち周期数をカウントし、この１周期間検出デー
タＩ）ｃｓｔを続くロックレンジ制御回路３９に送出す
る。

ロックレンジ制御回路３９は中心周波数１周期間データ
及び境界周波数１周期間データを有してなり、入力され
る１周期間検出データＤ　ＣＮＴが境界周波数１周期間
データの範囲内か否かを検出し、境界周波数１周期間デ
ータの範囲内のとき入力される１周期間検出データＤ　
ＣＷＴを１周期データＤＳとして加算回路３４に送出し
、逆に境界周波数１周期間データの範囲外のとき１周期
間検出データＤ　ＣＮＴに代え中心周波数１周期間デー
タを１周期データＤＳとして加算回路３４に送出する。

なお例えば中心周波数１周期間データは入力ディジタル
信号ＳＩＮに含まれるビットクロック周波数（例えば９
．４　ＣＭ＆）　）の１周期間に対応するマスタクロッ
ク信号ＣＫ□の周期数でなり、また境界周波数１周期間
データはＰＬＬ回路３０の引き込み周波数範囲として例
えば±１５％の周波数範囲を考慮した周波数（１０，８
（ＭＨｚ）及び８．０（Ｍ七〕）の１周期間に対応する
マスタクロック信号ＣＫＮＳの周期数でなる。

このようにしてこの実施例によるＰＬＬ回路３０は入力
ディジタル信号ＳＩＮに含まれるビットクロック信号を
抜き出し入力ディジタル信号ＳＩＮに正しく位相が同期
した出力クロック信号ＣＫａｕｔを送出し得るようにな
されている。

（Ｇ２−２）実施例のクロック再生回路第３図との対応
部分に同一符号を付して示す第１図において、１は全体
として本発明によるＰＬＬ回路３０を用いたクロック再
生回路を示し、この場合ＰＬＬ回路３０には、再生ディ
ジタル信号５ＰＩＩの読み出しレートに応じたマスタク
ロック信号ＣＫ□が供給されている。

すなわちマスタクロック発生回路２は所定の発振周波数
の水晶３を有する水晶発振器構成でなり、この結果得ら
れる周波数４９．１５２　（Ｍ）ｆｚ）の標準速マスタ
クロック信号ＣＫＩがマスタクロック選択回路４の第１
の入力端ａ及び１／２分周回路５に入力される。

また１／２分周回路５は入力される標準速マスタクロッ
ク信号ＣＫＩを１／２分周し、この結果得られる周波数
２４．５７６　（ＭＨｚ）の半速マスタクロック信号Ｃ
Ｋ２がマスタクロック選択回路４の第２の入力端すに入
力される。

このマスタクロック選択回路４の第１又は第２の入力端
ａ又はｂはディジタル信号処理回路１５から入力される
読み出しレートに応じた内部制御信号ＣＮＴによって切
り換えられる。

すなわち、まず再生ディジタル信号Ｓ、□が標準速モー
ドによる読み出しレートの場合には第１の入力端ａが選
択され、これにより周波数４９．１５２（ＭＨｚ）の標
準速マスタクロック信号ＣＫＩがマスタクロック信号Ｃ
Ｋや、としてＰＬＬ回路３０に入力される。

これによりＰＬＬ回路３０は全体としてこの標重速マス
タクロック信号ＣＫＩでなるマスタクロック信号ＣＫ、
、に基づいて動作し、再生ディジタル信号Ｓ□１すなわ
ち入力ディジタル信号Ｓ４中から周波数９．４（ＭＨｚ
）のピットクロック信号を得、この結果入力ディジタル
信号Ｓ０の位相に正しく同期して周波数９．４（ＭＨｚ
）でなる再生クロック信号ＣＫｏｕｒを送出することか
できる。

これに対して、再生ディジタル信号ＳＰ□が半速モード
による読み出しレートの場合には第２の入力端ａが選択
され、これにより標準速マスタクロック信号ＣＫＩの１
／２倍の周波数２４．５７６　［Ｍ止］の半速マスタク
ロック信号ＣＫ２がマスタクロック信号ＣＫｎｓとして
ＰＬＬ回路３０に入力される。

これによりＰＬＬ回路３０は全体として半速マスタクロ
ック信号ＣＫ２でなるマスククロック信号ＣＫ０に基づ
いて動作し、再生ディジタル信号Ｓ、□すなわち入力デ
イジタル信号ＳＩＮ中から周波数４．７　（ＭＨｚ）の
ピットクロック信号を得、この結果入力ディジタル信号
Ｓ４の位相に正しく同期して周波数４．７　（ＭＨｚ）
でなる再生クロック信号ＣＫＯＬＩＴを送出することか
できる。

（Ｇ２−３）実施例の効果 以上の槽底によれば、再生ディジタル信号ＳＰ□の読み
出しレートに応じてマスタクロック信号ＧＫ、、の周波
数を設定するようにしたことにより、再生ディジタル信
号ＳＰ□の読み出しレートが標準速モード又は半速モー
ドの何れの場合にも、再生ディジタル信号Ｓ、□に含ま
れるピットクロック信号を正しく再生して再生クロック
信号ＣＫ、、Ｔを送出し得るＰＬＬ回路３０を実現でき
る。

（Ｇ３）他の実施例 （１）上述の実施例においては、ＰＬＬ回路に対して標
準速マスタクロック信号ＣＫＩと、１／２分周回路を介
して標準速マスタクロック信号ＣＫＩを１／２分周した
半速マスタクロック信号ＣＫ２とを選択的に入力した場
合について述べたが、本発明はこれに限らず、マスタク
ロック発生回路２の水晶３自体を、再生ディジタル信号
ＳＰ□の読み出しレートに応じて取り替えるようにして
も良い。

因にこのようにすれば回路構成を格段的に簡略化し得る
。

（２）上述の実施例においては、本発明によるＰＬＬ回
路を、ＤＡＴにおける再生ディジタル信号中からピット
クロック信号を得る場合について述べたが、本発明はこ
れに限らず、要は伝送レートの異なるディジタル信号中
からピットクロック信号を得るＰＬＬ回路に広く適用し
て好適なものである。

Ｈ発明の効果 上述のように本発明によれば、入力ディジタル信号の第
１又は第２の伝送レートに基づいて、入力基準クロック
信号の周波数を選択制御するようにしたことにより、第
１又は第２の伝送レートを有する入力ディジタル信号に
正しく同期した出力ディジタル信号を送出し得るフェー
ズロックドループ回路を実現できる。

【図面の簡単な説明】

第１図は本発明によるＰＬＬ回路の一実施例を示すブロ
ック図、第２図は回転ヘッド型ディジタルオーディオチ
ーブレコーダの全体構成を示すブロック図、第３図はＰ
ＬＬ回路の全体構成を示すブロック図である。 １・・・・・・クロック再生回路、２・・・・・・マス
タクロック発生回路、３・・・・・・水晶、４・・・・
・・マスタクロック選択回路、５・・・・・・１／２分
周回路、１０・・・・・・ＤＡＴ、１５・・・・・・デ
ィジタル信号処理回路、３０・・・・・・ＰＬＬ回路。

Claims (1)

1. 【特許請求の範囲】 　第１又は第２の伝送レートでなる入力ディジタル信号
   と出力ディジタル信号の位相誤差を入力基準クロック信
   号に基づいて検出し、当該位相誤差に応じて出力ディジ
   タル信号の周波数を制御するフエーズロツクドループ回
   路において、 上記入力基準クロック信号の周波数を上記入力ディジタ
   ル信号の上記第１又は第２の伝送レートに応じて選択制
   御するようにしたことを特徴とするフエーズロツクドル
   ープ回路。