JPH03182114A - 発振回路 - Google Patents
発振回路Info
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- JPH03182114A JPH03182114A JP1320554A JP32055489A JPH03182114A JP H03182114 A JPH03182114 A JP H03182114A JP 1320554 A JP1320554 A JP 1320554A JP 32055489 A JP32055489 A JP 32055489A JP H03182114 A JPH03182114 A JP H03182114A
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- Japan
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- capacitor
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- input
- mos transistor
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Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は発振回路に関するものである。
（従来の技術）
一般にＣＭＯＳインバータを用いた無安定マルチバイブ
レータは、例えば第３図に示すように、インバータ７と
インバータ８の２段のインバータによって構成され、イ
ンバータ８の入力に接続されたインバータ７の出力とそ
の入力には抵抗１によって負帰還をかけ、インバータ８
の出力とインバータ７の入力には容量３によって正帰還
がかけられている。第４図はこの無安定マルチバイブレ
ータの動作波形を示す図で同図（ａ）はインバータ７の
入力波形、同図（ｂ）はインバータ７の出力波形、同図
（ｃ）はインバータ８の出力波形である。ここで、イン
バータ７の出力が“Ｌ”であればインバータ８の出力は
“Ｈ”となり、インバータ７の入力には■。Ｉ）からＧ
ＮＤに向かう積分波が入力される。積分波がインバータ
７のスレシホールド電圧■ア□に達すると、インバータ
７の出力は“Ｌ”→“Ｈ“に反転し、インバータ８の出
力は“Ｈ”→“Ｌ”に反転する。これによってインバー
タ７の入力にはＧＮＤから■。。に向かう積分波が入力
される。積分波がインバータ７のスレシホールド電圧ｖ
Ｔ□に達すると、インバータ７の出力は“Ｈ”から“Ｌ
”となり、動作の最初にもどり、以上の動作を繰り返し
て発振を続ける。
レータは、例えば第３図に示すように、インバータ７と
インバータ８の２段のインバータによって構成され、イ
ンバータ８の入力に接続されたインバータ７の出力とそ
の入力には抵抗１によって負帰還をかけ、インバータ８
の出力とインバータ７の入力には容量３によって正帰還
がかけられている。第４図はこの無安定マルチバイブレ
ータの動作波形を示す図で同図（ａ）はインバータ７の
入力波形、同図（ｂ）はインバータ７の出力波形、同図
（ｃ）はインバータ８の出力波形である。ここで、イン
バータ７の出力が“Ｌ”であればインバータ８の出力は
“Ｈ”となり、インバータ７の入力には■。Ｉ）からＧ
ＮＤに向かう積分波が入力される。積分波がインバータ
７のスレシホールド電圧■ア□に達すると、インバータ
７の出力は“Ｌ”→“Ｈ“に反転し、インバータ８の出
力は“Ｈ”→“Ｌ”に反転する。これによってインバー
タ７の入力にはＧＮＤから■。。に向かう積分波が入力
される。積分波がインバータ７のスレシホールド電圧ｖ
Ｔ□に達すると、インバータ７の出力は“Ｈ”から“Ｌ
”となり、動作の最初にもどり、以上の動作を繰り返し
て発振を続ける。
ここでインバータ８の反転時には容量３に蓄えられてい
る電荷は瞬間的には保存されるため、インバータ７の入
力の電圧は第４図（ａ）に示すように、（Ｖｔ、４＋−
Ｖｏｏ）から（ＶＤＤ＋ＶＴ１４＋）まで振れる。（Ｖ
ｏ。
る電荷は瞬間的には保存されるため、インバータ７の入
力の電圧は第４図（ａ）に示すように、（Ｖｔ、４＋−
Ｖｏｏ）から（ＶＤＤ＋ＶＴ１４＋）まで振れる。（Ｖ
ｏ。
＋ＶｒＨ＋ ）から■ア□へ向かう積分波形によって得
られる時間をτ１、（■ア□−Ｖｏｏ）からＶ丁□へ向
かう積分波形によって得られる時間をて２とすると、τ
１、τ３はそれぞれ次式によって表わされる。
られる時間をτ１、（■ア□−Ｖｏｏ）からＶ丁□へ向
かう積分波形によって得られる時間をて２とすると、τ
１、τ３はそれぞれ次式によって表わされる。
τＨ＝−Ｒ（Ｊｎ（Ｖｖｎ＋／（Ｖｏｂ＋Ｖｙ□））τ
！ ＝−ＲＣｊｎ（（Ｖｏｏ−Ｖｔ＋＋＋）／（２Ｖｏ
ｏ−Ｖｔｏ＋））ここでＲは抵抗ｌの抵抗値、Ｃは容量
３の容量値である。従って発振周期Ｔは、 Ｔ＝で１＋τ２ ＝ −ＲＣ［Ｉｎ（Ｖｙｏ＋／ （ＶＤＤ＋ＶＴＨ１）
）＋Ｉｎ（（Ｗｏｏ−Ｖｙｏ＋）／ （２Ｖｏｏ−Ｖｙ
ｏ＋））］となり、抵抗値、容量値、スレシホールド電
圧により必要な発振周期を得ることができる。
！ ＝−ＲＣｊｎ（（Ｖｏｏ−Ｖｔ＋＋＋）／（２Ｖｏ
ｏ−Ｖｔｏ＋））ここでＲは抵抗ｌの抵抗値、Ｃは容量
３の容量値である。従って発振周期Ｔは、 Ｔ＝で１＋τ２ ＝ −ＲＣ［Ｉｎ（Ｖｙｏ＋／ （ＶＤＤ＋ＶＴＨ１）
）＋Ｉｎ（（Ｗｏｏ−Ｖｙｏ＋）／ （２Ｖｏｏ−Ｖｙ
ｏ＋））］となり、抵抗値、容量値、スレシホールド電
圧により必要な発振周期を得ることができる。
（発明が解決しようとする課題）
上述した従来の無安定マルチバイブレータでは、第３図
において容量３の両端の電位すなわち、インバータ７の
入力とインバータ８の出力の電位を比較した場合、第４
図Ａ点、Ｂ点においてはインバータ８の出力よりインバ
ータ７の入力の電位のほうが高く、０点、Ｄ点において
はインバータ７の入力よりインバータ８の出力の電位の
ほうが高くなる。
において容量３の両端の電位すなわち、インバータ７の
入力とインバータ８の出力の電位を比較した場合、第４
図Ａ点、Ｂ点においてはインバータ８の出力よりインバ
ータ７の入力の電位のほうが高く、０点、Ｄ点において
はインバータ７の入力よりインバータ８の出力の電位の
ほうが高くなる。
ここで公知の半導体集積回路技術によってＮ型半導体基
板上に形成されるＭＯＳ容量の特性は例えば第５図に示
すように、基板電極に対してゲート電極に正の電圧を加
えた場合はＭＯＳ容量は酸化膜容量のみとなり、負の電
圧を加えた場合は空乏層を生ずるのでＭＯＳ容量は酸化
膜容量と空乏層容量の直列接続となり、容量値は減少す
る。上述した従来の無安定マルチバイブレークにこのＭ
ＯＳ容量を使用すると、基板電極に対するゲート電極の
電圧の極性によりＭＯＳ容量が変わるので安定した周波
数が得られないという問題点がある。
板上に形成されるＭＯＳ容量の特性は例えば第５図に示
すように、基板電極に対してゲート電極に正の電圧を加
えた場合はＭＯＳ容量は酸化膜容量のみとなり、負の電
圧を加えた場合は空乏層を生ずるのでＭＯＳ容量は酸化
膜容量と空乏層容量の直列接続となり、容量値は減少す
る。上述した従来の無安定マルチバイブレークにこのＭ
ＯＳ容量を使用すると、基板電極に対するゲート電極の
電圧の極性によりＭＯＳ容量が変わるので安定した周波
数が得られないという問題点がある。
本発明の目的は、このような従来の問題点を解決し、無
安定マルチバイブレータ等の抵抗と容量による積分波を
利用する発振回路において、その回路中で使用される容
量の極性が変化することなく、公知の半導体集積回路技
術によるＭＯＳ容量が使える発振回路を提供することに
ある。
安定マルチバイブレータ等の抵抗と容量による積分波を
利用する発振回路において、その回路中で使用される容
量の極性が変化することなく、公知の半導体集積回路技
術によるＭＯＳ容量が使える発振回路を提供することに
ある。
（課題を解決するための手段）
上記目的を達成するため、本発明の発振回路は、第１の
電源に一方端を接続した第１の抵抗の他方端と第１のＭ
ＯＳ容量のゲート電極と第２の電源にそのソース電極を
接地した第１のＮチャンネル型ＭＯＳ トランジスタの
ドレイン電極と第１のインバータの入力を接続し、前記
第１のＭＯＳ容量の他方端を前記第２の電源に接続し、
前記第１の電源に一方端を接続した第２の抵抗の他方端
と第２のＭＯＳ容量のゲート電極と前記第２の電源にそ
のソース電極を接地した第２のＮチャンネル型ＭＯＳト
ランジスタのドレイン電極と第２のインバータの入力を
接続し、前記第２のＭＯＳ容量の他方端を前記第２の電
源に接続し、前記第１のインバータの出力と第１のＲＳ
フリップフロップのＳ端子を接続し、前記第２のインバ
ータの出力と前記第１のＲＳフリップフロップのＲ端子
を接続し、前記第１のＲＳフリップフロップのＱ出力端
子と前記第１のＮチャンネル型ＭＯＳ トランジスタの
ゲート電極を接続し、前記第１のＲＳフリップフロップ
のＱ出力端子と前記第２のＮチャンネル型ＭＯＳ ）−
ランジスタのゲート電極を接続したことに特徴がある。
電源に一方端を接続した第１の抵抗の他方端と第１のＭ
ＯＳ容量のゲート電極と第２の電源にそのソース電極を
接地した第１のＮチャンネル型ＭＯＳ トランジスタの
ドレイン電極と第１のインバータの入力を接続し、前記
第１のＭＯＳ容量の他方端を前記第２の電源に接続し、
前記第１の電源に一方端を接続した第２の抵抗の他方端
と第２のＭＯＳ容量のゲート電極と前記第２の電源にそ
のソース電極を接地した第２のＮチャンネル型ＭＯＳト
ランジスタのドレイン電極と第２のインバータの入力を
接続し、前記第２のＭＯＳ容量の他方端を前記第２の電
源に接続し、前記第１のインバータの出力と第１のＲＳ
フリップフロップのＳ端子を接続し、前記第２のインバ
ータの出力と前記第１のＲＳフリップフロップのＲ端子
を接続し、前記第１のＲＳフリップフロップのＱ出力端
子と前記第１のＮチャンネル型ＭＯＳ トランジスタの
ゲート電極を接続し、前記第１のＲＳフリップフロップ
のＱ出力端子と前記第２のＮチャンネル型ＭＯＳ ）−
ランジスタのゲート電極を接続したことに特徴がある。
（作用）
本発明においては、第１の電源に一方端を接続した第１
の抵抗の他方端と第１のＭＯＳ容量のゲート電極と第２
の電源にそのソース電極を接地した第１のＮチャンネル
型ＭＯＳ トランジスタのドレイン電極と第１のインバ
ータの入力を接続し、前記第１のＭＯＳ容量の他方端を
前記第２の電源に接続し、前記第１の電源に一方端を接
続した第２の抵抗の他方端と第２のＭＯＳ容量のゲート
電極と前記第２の電源にそのソース電極を接地した第２
のＮチャンネル型ＭＯＳ トランジスタのドレイン電極
と第２のインバータの入力を接続し、前記第２のＭＯＳ
容量の他方端を前記第２の電源に接続し、前記第１のイ
ンバータの出力と第１のＲＳフリップフロップのＳ端子
を接続し、前記第２のインバータの出力と前記第１のＲ
ＳフリップフロップのＲ端子を接続し、前記第１のＲＳ
フリップフロップのＱ出力端子と前記第１のＮチャンネ
ル型ＭＯＳ トランジスタのゲート電極を接続し、前記
第１のＲＳフリップフロップのＱ出力端子と前記第２の
Ｎチャンネル型ＭＯＳ トランジスタのゲート電極を接
続したことにより、回路中で使用される容量の極性が変
化することがないので、ＭＯＳ容量を使うことができる
。
の抵抗の他方端と第１のＭＯＳ容量のゲート電極と第２
の電源にそのソース電極を接地した第１のＮチャンネル
型ＭＯＳ トランジスタのドレイン電極と第１のインバ
ータの入力を接続し、前記第１のＭＯＳ容量の他方端を
前記第２の電源に接続し、前記第１の電源に一方端を接
続した第２の抵抗の他方端と第２のＭＯＳ容量のゲート
電極と前記第２の電源にそのソース電極を接地した第２
のＮチャンネル型ＭＯＳ トランジスタのドレイン電極
と第２のインバータの入力を接続し、前記第２のＭＯＳ
容量の他方端を前記第２の電源に接続し、前記第１のイ
ンバータの出力と第１のＲＳフリップフロップのＳ端子
を接続し、前記第２のインバータの出力と前記第１のＲ
ＳフリップフロップのＲ端子を接続し、前記第１のＲＳ
フリップフロップのＱ出力端子と前記第１のＮチャンネ
ル型ＭＯＳ トランジスタのゲート電極を接続し、前記
第１のＲＳフリップフロップのＱ出力端子と前記第２の
Ｎチャンネル型ＭＯＳ トランジスタのゲート電極を接
続したことにより、回路中で使用される容量の極性が変
化することがないので、ＭＯＳ容量を使うことができる
。
（実施例）
以下、本発明の一実施例を、図面により詳細に説明する
。
。
第１図は本発明に係る発振回路の実施例を示す回路図で
ある。同図に示される発振回路は積分回路を構成する抵
抗と容量の値とインバータのスレシホールド電圧によっ
てその発振周波数が設定され、公知の半導体集積回路技
術によって同一基板上に形成される。
ある。同図に示される発振回路は積分回路を構成する抵
抗と容量の値とインバータのスレシホールド電圧によっ
てその発振周波数が設定され、公知の半導体集積回路技
術によって同一基板上に形成される。
同図において抵抗１と容量３から構成される積分回路１
４の出力はそのソース電極を第２の電源に接地したＮチ
ャンネル型ＭＯＳ トランジスタ５のドレイン電極とイ
ンバータ７の入力と接続されている。抵抗２と容量４か
ら構成される積分回路１５の出力はそのソース電極を第
２の電源に接地したＮチャンネル型ＭＯＳ トランジス
タロのドレイン電極とインバータ８の入力と接続されて
いる。インバータ７の出力とインバータ８の出力はそれ
ぞれＲＳフリップフロップ１６のＳ端子とＲ端子に接続
され、Ｎチャンネル型ＭＯＳ ）ンラジスタ５．６のゲ
ート電極はそれぞれＲＳフリップフロップ１６のＱ端子
とＱ端子に接続されている。ＲＳフリップフロップ１６
のＱ端子１１は発振回路の出力とされる。第２図は第１
図の発振回路の動作波形を示す図で、同図（ａ）はイン
バータ７の入力波形、同図（ｂ）はインバータ８の入力
波形、同図（Ｃ）はＲＳフリップフロップ１６の出力波
形を示す。
４の出力はそのソース電極を第２の電源に接地したＮチ
ャンネル型ＭＯＳ トランジスタ５のドレイン電極とイ
ンバータ７の入力と接続されている。抵抗２と容量４か
ら構成される積分回路１５の出力はそのソース電極を第
２の電源に接地したＮチャンネル型ＭＯＳ トランジス
タロのドレイン電極とインバータ８の入力と接続されて
いる。インバータ７の出力とインバータ８の出力はそれ
ぞれＲＳフリップフロップ１６のＳ端子とＲ端子に接続
され、Ｎチャンネル型ＭＯＳ ）ンラジスタ５．６のゲ
ート電極はそれぞれＲＳフリップフロップ１６のＱ端子
とＱ端子に接続されている。ＲＳフリップフロップ１６
のＱ端子１１は発振回路の出力とされる。第２図は第１
図の発振回路の動作波形を示す図で、同図（ａ）はイン
バータ７の入力波形、同図（ｂ）はインバータ８の入力
波形、同図（Ｃ）はＲＳフリップフロップ１６の出力波
形を示す。
上述した回路において、ＲＳフリップフロップ１６のＳ
が“Ｈ″ Ｒが“Ｌ”の場合はＱが”Ｌ”Ｑが“Ｈ”と
なり、Ｎチャンネル型ＭＯＳ トランジスタ５がＯＦＦ
％Ｎチャンネル型ＭＯＳトランジスタ６がＯＮＬ、、イ
ンバータ７の入力には抵抗ｌと容量３による積分波が入
力され、インバータ８の入力は第２の電源の電圧レベル
となる。インバータ７の入力電圧がそのスレシホールド
電圧ＶｔＨＩに達するとインバータ７が反転し、Ｓが“
Ｌ”となるためＱが“Ｈ″ Ｑが“Ｌ”となりＮチャン
ネル型ＭＯＳトランジスタ５がＯＮ、 Ｎチャンネル型
ＭＯＳ トランジスタ６がＯＦＦ シ、容量３の電荷は
瞬時に放電されインバータ７の入力は第２の電源の電圧
レベルになり、インバータ８の入力には抵抗２と容量４
による積分波が入力される。インバータ８の入力電圧が
そのスレシホールド電圧ｖｔｎｚに達するとインバータ
８が反転し、Ｒが“Ｌ”となるためＱがＬ” Ｑが“
Ｈ″′となりＮチャンネル型ＭＯＳトランジスタ５がＯ
ＦＦ％Ｎチャンネル型ＭＯＳトランジスタ６がＯＮＬ、
て最初の状態に戻る。以上の動作を繰り返し、発振を続
けることになる。
が“Ｈ″ Ｒが“Ｌ”の場合はＱが”Ｌ”Ｑが“Ｈ”と
なり、Ｎチャンネル型ＭＯＳ トランジスタ５がＯＦＦ
％Ｎチャンネル型ＭＯＳトランジスタ６がＯＮＬ、、イ
ンバータ７の入力には抵抗ｌと容量３による積分波が入
力され、インバータ８の入力は第２の電源の電圧レベル
となる。インバータ７の入力電圧がそのスレシホールド
電圧ＶｔＨＩに達するとインバータ７が反転し、Ｓが“
Ｌ”となるためＱが“Ｈ″ Ｑが“Ｌ”となりＮチャン
ネル型ＭＯＳトランジスタ５がＯＮ、 Ｎチャンネル型
ＭＯＳ トランジスタ６がＯＦＦ シ、容量３の電荷は
瞬時に放電されインバータ７の入力は第２の電源の電圧
レベルになり、インバータ８の入力には抵抗２と容量４
による積分波が入力される。インバータ８の入力電圧が
そのスレシホールド電圧ｖｔｎｚに達するとインバータ
８が反転し、Ｒが“Ｌ”となるためＱがＬ” Ｑが“
Ｈ″′となりＮチャンネル型ＭＯＳトランジスタ５がＯ
ＦＦ％Ｎチャンネル型ＭＯＳトランジスタ６がＯＮＬ、
て最初の状態に戻る。以上の動作を繰り返し、発振を続
けることになる。
ここでインバータ７の入力が第２の電源の電圧レベルか
らそのスレシホールド電圧ＶＴＨｌに達するまでの時間
をτ１°、インバータ８の入力が第２６電源の電圧レベ
ルからそのスレシホールド電ＥＶＴＨ２に達するまでの
時間をτ２°とすると、で、°、て、°はそれぞれ次式
で表わされる。
らそのスレシホールド電圧ＶＴＨｌに達するまでの時間
をτ１°、インバータ８の入力が第２６電源の電圧レベ
ルからそのスレシホールド電ＥＶＴＨ２に達するまでの
時間をτ２°とすると、で、°、て、°はそれぞれ次式
で表わされる。
Ｚ ｒ ＝−Ｒ＋Ｃ＋Ｉｎ（ＶｔＨ＋／ＹｏＩｌｌ）ｔ
： ＊ ＝ −Ｒ＊Ｃ１ｊｎ（Ｖｔｏｉ／Ｖａｎ）ここ
で８１は抵抗１の抵抗値、Ｃ２は容量３の容１値、Ｒ２
は抵抗２の抵抗値、Ｃ２は容量４の容量値］ある。した
がってこの発振回路によって得られく発振周期Ｔ°は次
式で表わされる。
： ＊ ＝ −Ｒ＊Ｃ１ｊｎ（Ｖｔｏｉ／Ｖａｎ）ここ
で８１は抵抗１の抵抗値、Ｃ２は容量３の容１値、Ｒ２
は抵抗２の抵抗値、Ｃ２は容量４の容量値］ある。した
がってこの発振回路によって得られく発振周期Ｔ°は次
式で表わされる。
Ｔ”＝ ｒ、 、°＋で。
＝−［Ｒ＋Ｃ＋ｊｎ（ＶｔＨ＋／ＶＤｎ）＋Ｒ＊Ｃｄｎ
（ＶｔＭｉ／Ｖｏｏ）この発振回路において容量３と容
量４は共に穿２の電源に接地した側の端子の電位よりそ
の他力端子の電位が低くなることがありえないので、桟
性が変わると容量値が変わるＭＯＳ容量が使え、公知の
半導体集積回路技術によって同一基板上に構成すること
ができる。
（ＶｔＭｉ／Ｖｏｏ）この発振回路において容量３と容
量４は共に穿２の電源に接地した側の端子の電位よりそ
の他力端子の電位が低くなることがありえないので、桟
性が変わると容量値が変わるＭＯＳ容量が使え、公知の
半導体集積回路技術によって同一基板上に構成すること
ができる。
上記実施例では第２の電源から第１の電源に向かう積分
波を利用したが、これに限定されず、第１の電源から第
２の電源に向かう積分波を利用する回路によって実現す
ることも可能である。また、半導体基板上の抵抗はバラ
ツキ、温度係数が大きいので、ふたつの抵抗のうち一方
を半導体基板上に設けその値を小さくし、他方をバラツ
キ、温度係数が小さいチップ抵抗などとしその値を大き
くすることにより、より安定な発振周波数が得られる。
波を利用したが、これに限定されず、第１の電源から第
２の電源に向かう積分波を利用する回路によって実現す
ることも可能である。また、半導体基板上の抵抗はバラ
ツキ、温度係数が大きいので、ふたつの抵抗のうち一方
を半導体基板上に設けその値を小さくし、他方をバラツ
キ、温度係数が小さいチップ抵抗などとしその値を大き
くすることにより、より安定な発振周波数が得られる。
さらに、発振回路の出力をカウンタなどによって分周す
ることにより、Ｄｕｔｙ比が５０％の波形を得ることが
できる。
ることにより、Ｄｕｔｙ比が５０％の波形を得ることが
できる。
（発明の効果）
以上説明したように本発明は第１の電源と第２の電源の
間に接続した積分回路の時定数を利用した発振回路の構
成にすることにより、積分回路の中の容量の両端の極性
が変わらないようにすることができるので、ＭＯＳ容量
を使うことができ同一半導体基板上に形成することがで
きる。
間に接続した積分回路の時定数を利用した発振回路の構
成にすることにより、積分回路の中の容量の両端の極性
が変わらないようにすることができるので、ＭＯＳ容量
を使うことができ同一半導体基板上に形成することがで
きる。
第１図は本発明に係る発振回路の実施例を示す回路図、
第２図は第１図における発振回路の発振動作を示す説明
図、 第３図は従来の無安定マルチバイブレークを示す回路図
、 第４図は従来の無安定マルチバイブレータの発振動作を
示す説明図、 第５図はＭＯＳ容量のゲート電圧特性を示す図である。 ｌ、２・・・抵抗、 ３．４・・・容量、５．６・
・・Ｎチャンネル型ＭＯＳ トランジスタ、７．８・・
・インバータ、 ９．１０・ ・ ・ＮＡＮＤゲート、 １１・・・発振回路出力、 １２・・・第１の電源、 １３・・・第２の電源、１
４．１５・・・積分回路、 １６・・・ＲＳフリップフロップ。
図、 第３図は従来の無安定マルチバイブレークを示す回路図
、 第４図は従来の無安定マルチバイブレータの発振動作を
示す説明図、 第５図はＭＯＳ容量のゲート電圧特性を示す図である。 ｌ、２・・・抵抗、 ３．４・・・容量、５．６・
・・Ｎチャンネル型ＭＯＳ トランジスタ、７．８・・
・インバータ、 ９．１０・ ・ ・ＮＡＮＤゲート、 １１・・・発振回路出力、 １２・・・第１の電源、 １３・・・第２の電源、１
４．１５・・・積分回路、 １６・・・ＲＳフリップフロップ。
Claims (1)
- 【特許請求の範囲】 第１の電源に一方端を接続した第１の抵抗の他方端と第
１のＭＯＳ容量のゲート電極と第２の電源にそのソース
電極を接地した第１のＮチャンネル型ＭＯＳトランジス
タのドレイン電極と第１のインバータの入力を接続し、 前記第１のＭＯＳ容量の他方端を前記第２の電源に接続
し、 前記第１の電源に一方端を接続した第２の抵抗の他方端
と第２のＭＯＳ容量のゲート電極と前記第２の電源にそ
のソース電極を接地した第２のＮチャンネル型ＭＯＳト
ランジスタのドレイン電極と第２のインバータの入力を
接続し、 前記第２のＭＯＳ容量の他方端を前記第２の電源に接続
し、 前記第１のインバータの出力と第１のＲＳフリップフロ
ップの＠Ｓ＠端子を接続し、 前記第２のインバータの出力と前記第１のＲＳフリップ
フロップの＠Ｒ＠端子を接続し、 前記第１のＲＳフリップフロップのＱ出力端子と前記第
１のＮチャンネル型ＭＯＳトランジスタのゲート電極を
接続し、 前記第１のＲＳフリップフロップの＠Ｑ＠出力端子と前
記第２のＮチャンネル型ＮＯＳトランジスタのゲート電
極を接続したことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320554A JPH03182114A (ja) | 1989-12-12 | 1989-12-12 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320554A JPH03182114A (ja) | 1989-12-12 | 1989-12-12 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03182114A true JPH03182114A (ja) | 1991-08-08 |
Family
ID=18122727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320554A Pending JPH03182114A (ja) | 1989-12-12 | 1989-12-12 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03182114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677781A (ja) * | 1992-04-06 | 1994-03-18 | Nippon Precision Circuits Kk | 発振回路 |
-
1989
- 1989-12-12 JP JP1320554A patent/JPH03182114A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677781A (ja) * | 1992-04-06 | 1994-03-18 | Nippon Precision Circuits Kk | 発振回路 |
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