JPH03182145A

JPH03182145A - ６４Ｋｂｉｔ／ｓデータ・フローのためのマルチメデイア・プロトコル・インターフエイス

Info

Publication number: JPH03182145A
Application number: JP2313022A
Authority: JP
Inventors: Marco Gandini; マルコ・ガンデイーニ; Giovanni Ghigo; ジヨバンニ・ギーゴ; Mauro Marchisio; マウロ・マルシーシオ
Original assignee: SIP Societa Italiana per lEsercizio delle Telecomunicazioni SpA
Current assignee: TIM SpA
Priority date: 1989-11-30
Filing date: 1990-11-20
Publication date: 1991-08-08
Anticipated expiration: 2010-03-06
Also published as: CA2031234A1; DE430213T1; US5197083A; CA2031234C; EP0430213A2; IT8968058A0; EP0430213A3; DE69022816D1; EP0430213B1; DE69022816T2; JPH0720161B2; IT1237301B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野１本発明は、デジタル情報伝送装置に関し、とりわけ国際
電信電話諮問委員会（ＣＣＩＴＴ）の勧告Ｈ２２１で定
義されたフレーム・ストラクチュアーの取扱に要求され
る演算を遂行するのに適した、６４ｋｂｉ　Ｌ’ｓデー
タ・フロ〜のためのマルチメディア・プロトコル・イン
ターフェイスに係る。

〔従来の技術および本発明が解決しようとしている問題点〕

このｒオーディオ・ビジュアル・テレサービスにおける
６４　ｋｂｉｔ／ｓ　　チャンネルのためのフレーム・
ストラクチュア−１と題する勧告には、情報コード化ア
ルゴリズム、フレーム・ストラクチュアーおよび既存の
ＣＣＩＴＴの諸勧告が最適化されている、単一の６４　
ｋｂｉｔ／ｓ　　チャンネル上のオーディオおよびビデ
オ・テレサービスのために伝送すべきデータの制定方法
が記述されている。

６４　ｋｂｉｔ／ｓチャンネルは、８　ｋ）Ｉｚで伝送
されるオクテツト中に構造化されており、その中で各オ
クテツトの第８ビツトは、サービス・チャンネルと呼ば
れ、その上で合図が伝送される８　ｋｂｉｔ／ｓのサブ
チャンネルを形成するために使われ、５６ｋｂｉ　ｔ／
ｓの伝送容量を有する残りの７ビツトが、音声信号、デ
ータおよび音声信号、静止画像、オーディオ・ビジュア
ル・セラシランにおけるデータなどの種々の信号を搬送
するために使われる。

８０オクテツトの連続は、受信機のため調時を回復する
のに必要な情報を含むｌフレームを形威し、１６の連続
するフレームは、これもサービス・チャンネルに適切に
割当られた調時情報を含む１マルチフレームを形成する
。フレーム・レベルで、主要な重要性を有する情報が伝
送されるが；それは、２個までのエラーを訂正し、第３
のエラーを合図するエラー訂正コードによって保護され
ている。この情報は、伝送中でさえも変更可能な、デー
タおよびフレーム・ストラクチュアー制定に関する。そ
の他のエラー合図方法として、周期冗長コード（ＣＲＣ
）に基づくものがあり、それはフレームの全ビット中の
エラーの存在を検出するが、訂正は行わない、それは主
として、伝送品質を評価するために使われるものである
。

このプロトコルに先立って、ＣＣＩＴＴは、Ｙ　２２１
として同定される類似のプロトコルを制定した、これは
、ニスプリ　（１！５ＰＲＩＴ）プロジェクト内で計画
された装置によって実施され、１９８８年ブラッセルで
発行されたニスプリ・テクニカル・ウィーク（１！５ｐ
ｒｉｔ　Ｔｅｃｈｎｉｃａ１％１ｅｅｋ）に掲載された
、「マイアク−ニスプリ・プロジェクト１０５７ホアー
マルチポイント・インターアクチブ・　オーディオビジ
ュアル・コξニュケーシッンＪ　（’？ＩＩＡＣ−ＥＳ
ＰＲＩＴＰＲＯＪＥＣＴ　ＦＯＲＭＵＬＴＩＰＯＩＮＴ
　ｌＮＴｌ！ＲＡＣＴＩＶＨＡＵＤＩＯ−ＶＩＳＵＡＬ
　ＣＯＭＭＵＮＩＣＡＴＩＯＮ”）と題する論文で提供
されたものである。しかしながら、装置に含まれる回路
については何らの情報も発行されなかった。

Ｈ２２１とＹ２２１の両プロトコルは、数多くの点、例
えばフレーム内でのデータ制定に関連する情報の伝送方
法において、即ち起こりうる伝送エラー訂正方法に関し
互いに異なっている。

［問題点を解決するための手段１本発明によって提供される６４ｋｂｉｔ／ｓデータ・フ
ローのためのマルチメディア・プロトコル・インターフ
ェイスは、Ｈ２２１１１３告仕様の実施に加えて、複数
の機能を遂行するためのマイクロプロセッサへの容易な
接続、あるいは単一の機能を遂行するための自律的な演
算を可能とするものである。

それは、標準デジタル・チャンネルに対し、あるいは、
例えばシーメンス（Ｓｉｅｓ＋ｅｎｓ）により製造され
たＩＯＭタイプ（ＩＳＤＮ　０ｒｉｅｎｔｅｄ　Ｍｏｄ
ｕ１ａｒ　ａｒｃｈｉｔｅｃｔｕｒｅ）インターフェイ
スに対して、６４ｋｂｉｔ／ｓデータを発信することが
できる。それは、その伝送部分に対し、６４ｋｂｉｔ／
ｓから２　Ｍｂｉｔ／ｓを越えるまで可変のレートでデ
ータ受け入れることにおいて、あるいは受信端入力にお
いて同様に異なっているレートでデータを供給すること
について高い柔軟性を提供するものである。これに加え
て、この部分は、Ｈ２２１プロトコル仕様で要求された
ものより８倍から６４倍短い時間内に同期を回復するこ
とが出来る。最後に、本インターフェイスは、フレーム
されていないデータをも伝送・受信でき、動作中の回路
の試験を行うのに適した回路をも含んでいる。

本発明は、特許請求の範囲１）記載の６４ｋｂｉｔ／ｓ
データ・フローのためのマルチメディア・プロトコル・
インターフェイスを提供するものである。

本発明の上述およびその他の特徴は、非限定の例として
添付図面に挙げた好ましい実施例の以下の記載によって
明らかとされる。

〔実施例〕

第１図に示すインターフェイスは、外部マイクロプロセ
ッサとの対話を可能とするのに適した受信ブロックＲＸ
　、伝送ブロックＴＸおよび制御ブロックＩＰよりなる
３個の主ブロックを含む、事によるとマイクロプロセッ
サからコネクションｌを通じて来る、ＲＸおよびＴＸに
対するデータおよびコマンドは、ブロックＩＰおよびマ
ルチプル・コネクション２および３を経て運ばれる。コ
ネクション１を通じ、外部マイクロプロセッサは、受け
たデータおよび受信機状態に関連する情報の両方を読み
取ることができ、また、伝送されるべきデータを送るこ
とができ、あるいは、送信機状態に関連する情報を読み
取ることができる。

受信機ＲＸは、ワイヤ９からデータ、またコネクション
６１からクロックおよび同期信号を受け、コネクション
６への出力において、受けたデータをデータ回復のため
のインターフェイスに接続された外部装置のために有用
な温特信号と関連させた上、発信する。

同様に、送信機子Ｘは、データをワイヤ１０に発信し、
クロックおよび同期信号を、コネクション７１から受け
、コネクション７を通じてデータと温特信号とを外部装
置に供給する。

受信機ＲＸへの入力ワイヤ９　は、ブロックＩＰからワ
イヤ８を通じて来る信号により制御されるマルチプレク
サＭＸＩ　　の存在する位置にもよるが、インターフェ
イスへの入力データのためのワイヤ４　あるいはワイヤ
１１に接続することが出来る。送信機ＴＸは、ワイヤｌ
Ｏに現れたその信号を、これもワイヤ８　からの信号に
より制御されるマルチプレクサ旧２の存在する位置にも
よるが、インターフェイスから出てゆくデータのための
ワイヤ５　あるいはワイヤ１１のいずれかに送り出すこ
とが出来る。ワイヤ１１によってもたらされた接続は、
送信機を受信機に対して閉鎖された状態にさせて、バリ
デイジョン・フェイズおよび正常ライン・ワーキング・
フェイズの両方における、局部インターフェイス試験を
行う、外部マイクロプロセッサは、ブロックＩＰおよび
ワイヤ８を通じて、ワイヤ１０からワイヤ５への転送を
禁止し、ワイヤ４からワイヤ９への通過を中断させて、
ワイヤ１０からワイヤ１１へのデータ通過を可能とする
。この試験は、マイクロプロセッサの監督のもとに、受
信機が、送信機により発信された信号から同期を回復す
ることが出来るかどうか、およびデータが正確に伝送・
受信されるかどうかをチェックすることにより起こる。

受信機ＲＸのブロック・ダイヤグラムは、第２図に示さ
れている。クロックおよび同期信号は、既述のように、
コネクション６１を通じて、標準６４ｋｂｉｔ／ｓ動作
モードに適する内部調時信号を発生するブロックＲＴＢ
に到達する。

コネクション６１はまた、２５６ｋｂｉ　ｔ／ｓプロト
コルｒＯＭに応じた動作モードに適する内部調時信号を
発生する、ＲＴＢと類似のブロックＲＴＡにも入る。

ブロックＲＴＢおよびＲＴＡにより発生した信号群は、
それぞれコネクション１２および１３上で利用可能とさ
れ、単一ビットに適するクロック信号、オクテツト内側
で受けられたビットの位置を指示する信号、オクテツト
に適する互いに正しく位相偏移された幾つかのクロック
信号、およびマスキング信号、クロック信号およびリセ
ット信号である幾つかのＣＲＣを計算するための信号で
ある。

コネクション１２および１３上に現れた信号群は、レセ
ブシッン・プロトコルを選択する機能をいずれかの動作
モードに適する調時信号をコネクション１４．１５．６
ａに送ることにより遂行するマルチプレクサＲＭ＾に到
達する。

ワイヤ９を通じて受けた入力データの正確なサンプリン
グのために使われるクロック信号は、コネクション１５
を通じてブロックＲ３Ｉに到達する。

ブロックＲ５Ｉは、プロトコルＨ２２１によりＦＡＳ（
Ｆｒａｍｅ　Ａｌｉｇｎｍｅｎｔ　Ｓｉｇｎａ１）と呼
ばれ、受けたオクテツトを正確に整列させる、特定の同
期言語を探索するタスクを有している。オクテツト整列
作業は、ワイヤ１６上に適当な信号を送ることにより得
られる、ブロックＲＴＢに受け入れられたビットを指示
する信号のフェージング（位相調整〉を要する。

オクテツト整列を達成した後、フレーム・ストラクチュ
アーに関する有意な情報が、コネクション１７に現れる
。この瞬間から、回路制御は、最初フレーム整列を求め
、次いでプロトコルＨ２２１により特定された適切な手
順を遂行することによりマルチフレーム整列を求めるブ
ロックＲＭＦにより行われる。−旦該整列に関連するシ
ーフェンスが妥当であると認められると、ＲＭＦはコネ
クション１８に、フレームおよびマルチフレーム・スト
ラクチュアー内に受け入れられたデータの位置を指示す
る信号群のフェージングのための信号群を供給するが、
これらの信号群は、以下に説明するブロックＲＣＴによ
り発生されるものである。

ブロックＲＭＦはまた、プロトコルＨ２２１によりＢ　
Ａ　Ｓ　（Ｂｉｔ　ｒａｔｅ　Ａ１１ｏｃａｔｉｏｎ　
Ｓｉｇｎａ１）と呼ばれる言語中に、事によると生じ得
るエラー訂正のための回路も含んでいる。それを得るた
め、ＲＭＦはＢＡＳと、プロトコルＨ２２１により定義
された、生成元多項式（ｇｅｎｅｒａｔｏｒ　ｐｏｌｙ
ｎｏｍｉａ１）のために、送信機により計算された適切
なパリティとを含む１６ビツトの言語の除算の残余を計
算し、それをコネクション１９を通じブロックＲＭに送
る。このブロックは、コネクション２０を通じ、訂正す
べき言語ＢＡＳ中の起こり得るビットの位置に関する情
報を返還する。ブロックＲＭは、ＲＯＭメモリーを含み
、その内容は、ＢＡＳ言語に由来する起こり得る全ての
残余、プラス、、２あるいは３個のエラーによって影響
された関連パリティを計算し、これらの残余を、単一の
語ＢＡＳ中の誤りのビットに対応する位置に何らかのも
のを有する何らかの２進語と関連付けることにより定め
られている。エラーが３個の場合、特定の構成がコネク
ション２０に現れ、その槽底は容易に認識され、訂正の
不可能性を合図する。実際若し２個以上のエラーが生じ
ると自己訂正は不可能で、コネクション１を通じ外部マ
イクロプロセッサにこれを知らせることが出来る。

ブロックＲＣＴは、既述のように、３個の主要な機能を
果たす、それは、１６０オクテツトで形成されるサブマ
ルチフレーム内のオクテツトの数を数える。計数結果は
、コネクション２１を通じ、ブロックＲＭＦに送られ、
そこで同期維持のチェックのために使われる。

第２の機能として、ブロックＲＣＴは、データ（直列ま
たは並列）およびｒ割り込み１信号群の入力様式（ｍｏ
ｄａｌｉｔｙ）の制御のために使われるフレーム同期信
号群を発生する。

最後の、第３の機能として、ブロックＲＣＴは、受信部
に関連し、また受信機のエラーの存在に関連するｒ割り
込みＪ信号群を発生する。コネクション２において、Ｒ
ＣＴは、試験、リセット、同期および内部レジスタへの
アクセスをイネイブルする信号群を受け取り、ｒ割り込
み１およびマスキング信号群を返還する。コネクション
ｌを通じ、外部マイクロプロセッサは内部レジスタに届
くことが出来る。

ブロックＲＣＲは、Ｈ２２１仕様によるコードＣＲＣに
基づくエラー合図プロトコルを実行する。コネクション
１４を通じ、ＮＣＲは、ＲＭＡによって選択された調時
情報を受け、コネクション１７を通じ、その上でそれが
ＣＲＣを計算、さらにＣＲＣを比較することの出来るデ
ータも受ける。計算結果は、コネクション１を通じ、外
部マイクロプロセッサがこれを読み取ることが出来る。

ブロックＲＳＯは、Ｒ５Ｉによりコネクション２２上に
供給され、Ｊ？ＳＯが受け取ったデータを直列型に変換
するタスクおよび、それらをワイヤ６ｂ上で外側で利用
可能なようにするタスクを有している。マルチプレクサ
ＨＭＡのコネクション６ａ上の出力にはワイヤ６ｂ上の
データの温特信号群があり、ワイヤ６ｃ上、ブロックＲ
ＣＴの出力にはフレーム同期信号がある。コネクション
６ａおよびワイヤ６ｂ、　６ｃは、第１図中、６で示さ
れるマルチブルコネクシッンを形成する。

送信機ＴＸのブロック・ダイヤグラムは、第３図に示さ
れている。クロックおよび同期信号は、コネクション７
１ａを通じて、標準６４ｋｂｉｔ／ｓ動作モードに適す
る内部調時信号を発生するブロックＴＴＢに到達する。

コネクション７１ａはまた、２５６ｋｂｉｔ／ｓプロト
コルＩＯＭにしたがう動作モードに適する内部調時信号
を発生する、ＴＴＢと類似のブロックＴＴＡにも入る。

コネクション３２および３３上で利用可能とされている
、ＴＴＢおよびＴＴ＾によって発生された信号群は、そ
れぞれ、単一ビットに適するクロック信号、オクテツト
内側で受けられたビットの位置を指示する信号、オクテ
ツトに適する互いに正しく位相偏移された幾つかのクロ
ック信号、およびマスキング信号、クロック信号および
リセット信号である幾つかのＣＲＣを計算するための信
号群である。

コネクション３２および３３上に現れた信号群は、ブロ
ックＴＭＡに到達し、ＴＭＡは、伝送プロトコルを選択
する機能を、いずれかの動作モードに適する調時信号を
コネクション３４．３５および７ａに送ることにより、
遂行する。

ワイヤｌＯの出力で発信された正確な入力データ伝送の
ために使われるクロック信号群は、コネクタ５ン３５を
通じてブロック丁ＳＯに到達する。

ブロックＴＳＯは、コネクション４２およびワイヤ３７
を通じて到達するデータを、直列型に変換し、その後そ
れをワイヤ３７上で利用可能なものにする。

ブロックＴＣＴは、３個の主要な機能を遂行する。

それは、１６０オクテツトのサブマルチフレーム内のオ
クテツトの数を数える。計数結果は、コネクション４１
を通じ、ブロックＴ？ｆＦに送られ、そこでワイヤ３７
上のデータを正確に位置させるために使われる。

第２の機能として、ブロックＴＣＴ　　は、ワイヤ７ｂ
上にデータ発信（直列または並列）の様式（ｓ。

ｄａｌｉｔｙ）の制御のために使われるフレーム同期信
号群を発生し、また、コネクタ５ン３上に幾つかの割り
込み信号群を発生する。

最後の、第３の機能として、ブロックＴＣＴは、伝送部
に関連する割り込み信号群を発生する。

コネクション３　において、ＴＣＴは、試験、リセット
、同期および内部レジスタへのアクセスをイネイブルす
る信号群を受け取り、割り込みおよびマスキング信号群
を返還する。コネクションｌを通じ、外部マイクロプロ
セッサは内部レジスタに達することが出来る。

ブロックＴＣＲは、Ｈ２２１仕様によるコードＣＲＣに
基づくエラー合図プロトコルを実行する。コネクション
３４を通じ、ＴＣＲは、ＴＭＡによって選択された調時
情報を受け、コネクション４１を通じ、その上でそれが
ＣＲＣを計算することの出来るデータを受ける。計算さ
れたＣＲＣは、ワイヤ３６を通じ、他の信号群と混合さ
れるためＴＭＦに送られる。

サブチャンネル１〜７に関連する伝送されるべきデータ
は、ブロックＴＳＩ　　に入る。それらは、クロック信
号とともに、コネクタぢン７１ｆを通じ直列型で、また
外部マイクロプロセッサから到達するコネクション１を
通じる並列型の両方で供給することが出来る。

ブロックＴＳ４は、コネクション３９を通じるブロック
ＴＭＦの信号群の制御下で、コネクション４２の出力に
おいてサブチャンネル１〜７の直列または並列型で受け
たデータを、トランミッション・プロトコル（６４ｋｂ
ｉｔ／ｓあるいは２５６ｋｂｉｔ／ｓ）にも配慮して転
送し、またワイヤ３８上で、起こりうるブロックＴＭＦ
による操作のためのサブチャンネル８のデータを転送す
る０周知のように、サブチャンネル８には、同期言語Ｆ
ＡＳ、関連するパリティを有する言語ＢＡＳおよび補助
チャンネルＡＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｃｈａｎｎ
ｅ１）が伝送されている。

ブロックＴＭＦは、プロトコルＨ２２１で特徴ずけられ
た該情報を混合し、またそれを適当な瞬間にワイヤ３７
上に現すためのものである。言語ＦＡＳは、ブロックＴ
ＭＦに結線（賀１ｒｅｄ）され、言語ＢＡＳは、プロト
コルで定義された適当な多項式の係数を使うことでＴＭ
Ｆにより計算され、それはまた適当な瞬間にワイヤ３７
上に送られる、一方チャンネルＡＣに関連するデータは
外部マイクロプロセッサによりコネクション１上に、あ
るいはＴＳＩにより直列型でワイヤ３８上に供給される
。

ワイヤ３７上に、データが発信すべきものとして存在す
る瞬間に関連する情報は、コネクション４１によりブロ
ックＴＣＴに供給される。

第１図中、ＩＰとされたブロックは、第４図に示される
。

それは、アドレスと、そのアドレスに基づくインターフ
ェイス内のレジスタの制御信号群、およびコネクション
１ａ上のマイクロプロセッサにより供給される制御信号
群を発生するタスクを有する幾つかのデコーディング回
路を含むＤＥＣとして示されるブロックを含んでいる。

同じコネクション１ａ上には、マイクロプロセッサによ
り制御されていない信号を、外側から、二つの起こりう
るインターフェイス動作モード、即ち自律動作あるいは
外部マイクロプロセッサ制御による動作の選択のために
送ることが出来る。

コネクション２ｂを通じて、ＤＥＣは、受信機から受信
機を表す幾つかの信号群およびエラー割り込み信号群、
ならびにプロトコルＨ２２１のビットＡおよびＥを表す
二つの信号を受ける。該ビットは、通常受信機レジスタ
中のマイクロプロセッサにより読み取られる。若し逆に
インターフェイスが自律的に動作するなら、それらは二
つのピンの外側で利用可能とされるためブロックＤＥＣ
にもたらされる。

コネクション３ｂを通じて、ＤＥＣは、送信機からその
割り込みを表す幾つかの信号群を受ける。

この割り込み信号群は、ＤＥＣで混合され、コネクショ
ンｉｂを通じ単一ワイヤ上で、マイクロプロセッサに送
られるが、そこにはデータ交換を同期させる信号が存在
している。

コネクション５１上では、ＲＥＧとして示されるブロッ
クに含まれる受信機および送信機に共通のレジスタのた
めの制御およびアドレス信号群が発信され、コネクショ
ン２ｂ上では、受信機レジスタのための信号群が、また
コネクション３ｂ上では、送信機レジスタのための信号
群が発信されている。

ブロックＲＥＧは４個のレジスタを含み、その３個が試
験のために使われるもので、１個が構成レジスタである
。

３個の試験用レジスタの内、２個が試験データを含み、
１個が試験のタイプに関連するデータを含んでいるが、
これはワイヤ８上でデータ再循環制御のため発信される
。

構成レジスタは、受信機および送信機が、プロトコルＨ
２２１のフレーム・ストラクチュアに特徴的である、選
択された動作モードおよび幾つかの機能［例えば、ＣＲ
Ｃ計算、マルチフレーム計数その他］にしたがい、イネ
イブルあるいは禁止されるべく構成されることを許容す
る。

レジスタ出力は、コネクション２ａを通じて、受信機に
、またコネクション３ａを通じて、送信機に導かれる。

コネクション群１ａおよび１ｂ　。

２ａおよび２ｂ　、３ａおよび３ｂは、それぞれ第１図
のコネクション群、、２．３を形成する。

第２図で、ＲＣＴとされるブロックは、第５図のブロッ
ク・ダイヤグラムでより詳細に示される。

コネクション２ａ上に、オクテット・クロック信号群が
届き、それはオクテツトおよびフレーム計数器ＲＣＰに
送られ、その結果ＲＣＦは全受信機のための調時信号群
を発生する。計数は、ロジックＲＬＳが発信するワイヤ
５５上の信号により同期的な方法で開始され、ワイヤ２
ａ上に存在する信号によりリセットされ、かつワイヤ１
８ｂ上の、オクテツト同期に達成したことを合図する信
号により制御される。この逆に、フレーム同期が完了し
たことを合図する信号は、コネクション１８ａ　　を通
じて到達し、開始値を計数器ＲＣＰにロードさせるフレ
ーム計数器状態は、コネクション１ａを通じて行なわれ
る適当なリクエストで外部マイクロプロセッサにより検
査することが出来る。

行なわれた計数を表す、ＲＣＦから出てゆくビットは、
コネクション２１ｂ上で利用可能なものとなり、受信機
の残りの回路によって使われる。コネクション５２上に
存在する該ビットの一部は、続くサブマルチフレーム計
数器ＲＣＨに導かれ、ＲＣＨは、到達するフレームが偶
数であるか奇数であるかを示すために信号を供給し、ワ
イヤ２１ａ上に適切な合図を与える。

コネクション２１ｂはまた、マルチプレクサＲＭＰにも
接続されており、ＲＭＰは、受けた信号を、ワイヤ６ｃ
上で利用可能な可変デユーティ周期を有するフレーム同
期信号を発生するために使う。

補助チャンネル計数器ＲＡＣは、ワイヤ５３上の入力で
受けたクロック信号パルス群をモデュロ８（ｍｏｄｕｌ
ｏ　８）で計数する。該パルス群は、ワイヤ２ｃ上に存
在するオクテット・クロック信号に基づき、フレーム計
数器ＲＣＦが、コネクション５４上で利用可能なものと
している値を考慮して、条件付けロジックＲＬＣによっ
て発生されるものである。

さらに特定的には、ＲＬＣは、ワイヤ５３上に、補助チ
ャンネルＡＣに対応してオクテツト１６に始まりオクテ
ツト８０に至る位置にある８個のクロックパルス群（８
オクテツト毎に１個）を発生する。　ＲＡＣにより行わ
れた計数は、コネクション１ａを通じて外部マイクロプ
ロセッサにより読み取られる。

ブロックＲＧＩは、二つの異なる起源を有し得るｒ割り
込み１信号を発生する、一つはロジックＲＬＣの出力に
おける遷移に対応するもので、もう一つはコネクション
１ａを通じて受けた受信機内側のエラー状態に対応する
ものである。ワイヤ２ｂ’上の割り込み信号は、次いで
送信機の割り込み信号と混合されるべくブロックＩＰ　
（第４図）に送られる。

ワイヤ２ａ上には、試験フェイズ中使われるべき適当な
バイナリ−構成を計数器ＲＣＦにローディングするため
のマイクロプロセッサからの信号も送ることが出来る。

第２図中、ＲＣＲで示されるブロックは、第６図のブロ
ック・ダイヤグラムで、より詳細に示される。

ワイヤ１７ａは、そこでＣＲＣが計算される直列のデー
タ・フローを運ぶ、ブロックＣＲＥは、ＣＲＣを、コネ
クション１４ａにあるクロックおよびリセット信号より
なる調時信号群を使って、通常の方法で計算する。

計算されたＣＲＣコードは、ブロックＣＣＨに送られる
ためコネクション６０上に供給されるが、ＣＣＭは、そ
れを記憶し、同一のデータ・セットのための遠隔送信機
によって計算され、コネクション１７ｂを通じて受けた
コードと比較する。受けたコードが正確であるか誤りで
あるかを示す比較結果は、ワイヤ６１上の出力に供給さ
れる。それは、外部マイクロプロセッサに利用可能なも
のとされ、またコネクション１　上のロジックＲＧＨ第
５図）に割り込むため後続のブロックＣＣＨに含まれて
いる適当なレジスタに格納される。エラー信号格納のた
めの調時信号群は、ブロックＣＣＥにコネクション１４
ｂを通じて供給される。

最後に、ブロックＣＣＲは、プロトコルＨ２２１に関連
する情報、即ち、奇数フレームの最初の８個のオクテツ
トに含まれるビット群ＡおよびＥに関連する情報を格納
する。その上、ＣＣＲは、全てのＣＲＣビット群が、高
いロジック・レベルにあるかどうか、遠隔送信機がＣＲ
Ｃ計算を中断した時、どの様な条件が生じるかをもチェ
ックする。これらの信号群は、コネクション１７ｂ上で
１オクテツトについてのみ妥当であるので、それらの格
納はコネクション１４ｂ上に存在する調時信号群に基づ
いて行われる。格納された情報は、次いで、コネクショ
ンｌを通じ外部マイクロプロセッサに利用可能なものと
される。

第２図でＲＭＦとして示されたブロックは、第７図のブ
ロック・ダイヤグラムでより詳細に示される。

フレーム同期が、現実に達成されたかどうか、あるいは
偶然に失われてしまったかをチェックするために、３ビ
ツト（８個の可能な状態）を有する有限状態オートマト
ンＭＳＦを使い、プロトコルＨ２２１に定義された適当
な手順がなされる。フレーム同期は、ある偶数のフレー
ム中で、７ビツトよりなる言語ＦＡＳが認識され、それ
に続くフレーム中で、言語ＦＡＳを完結し、それをＦＡ
Ｗとする第８ビツトが認識され、最後に、後続のフレー
ム中で、言語ＦＡＳが認識されたとき達成されたものと
考えられる。若し、これらの３段階の一つにおいて、認
識がなされなければ、本当の最初から開始しなければな
らない、そうでなければ、フレーム同期に対するロック
が妥当と考えられる。

この点から、フレーム同期のあり得る喪失をチェックす
ることが出来る。この喪失は、若し、引き続く３時点で
、回路が言語ＦＡＷ、即ち、ある偶数のフレーム中での
言語ＦＡＳ、後続の奇数フレーム中で、第８の完結ビッ
トを認識しなければ、現実のものとされる。

この有限状態オートマトンは、ブロックＲＳＩ　（第２
図〉がワイヤ１６を通じて送られる適当な合図によりオ
クテツト同期に達したときＲＳＩにより起動される。こ
の瞬間から出発して第７図のオートマトンＲＭＰは、フ
レーム同期を求めてコネクション１７ａに到達する信号
群を検査し始める。該信号群は、第８オクテツト・ビッ
トで受けられ、ブロックＲ５Ｈ第２図）で発生され、か
つ言語ＦＡＳの完結ビットにある言語ＦＡＳの存在を表
す１ビツトよりなる。該信号群の最適サンプリング瞬間
は、コネクション２１に存在する調時信号群により得ら
れる。ワイヤ１８ｂ上で達成されたフレーム同期信号は
、ブロックＲＣＴ中のブロックＲＣＦ　（第５図）に含
まれるオクテツト計数器を同期させる。

フレーム同期が達成されなかったり、失われた場合、ワ
イヤ１７ｂを通じてブロックＲＳＩ　（第２図）にある
合図が送られ、ＲＳＩは回路をオクテツト同期を求める
ようにリセットし、他の位置に第８ビツトを探索するよ
うにする。

外部マイクロプロセッサは、コネクション１を通じて、
有限状態オートマトンＭＳＦの３状態ビツトを読み取り
、その時間的進展をチェックする。

同期達成条件を表す第３状態ビツトは、ワイヤ７０を通
じて、これもマルチフレーム同期を制御出来る有限状態
オートマトンよりなるブロックＭＳＨに送られる。この
場合、ワイヤ７２上にマルチフレーム同期言語の存在を
合図する適当なビットが認識されるや否や、それ以上何
らのチェックなしに、同期が妥当とされる。ワイヤ１８
１　に達した同期の信号は、ブロックＲＣＴ　（第５図
〉に含まれるフレーム計数器ＲＣＦを同期させる。

この瞬間から、ＭＳＮは、３連続時点について、マルチ
フレーム同期結果が失われたかをチェックし始める。　
ＭＳＦ、ＭＳＨについて既述したように、状態ビットは
、コネクションｌを通じて、外部マイクロプロセッサに
読み取られることが出来る。

ブロックＭＩＶ　４よ、そこにコネクション１７ａに存
在するマルチフレーム・ストラクチュアに関する、受け
取った情報が直列的にロードされている１６−ビットの
レジスタを収容している。該情報はＭＡＷによって認識
可能な、また、その存在がワイヤ７２を通じて、ＭＳＨ
に伝達可能であるマルチフレーム同期言語を含んでいる
。

コネクション１を通じて、外部マイクロプロセッサは、
そこにマルチフレーム・ストラクチュアに関するデータ
、即ち現在のマルチフレームに１号を付けるピント、そ
の番号付けが能動的であるかどうかを示すビット、およ
びその他の予備的なビット、が格納されているＭＡＷ　
　に収容されている、幾つかのレジスタを読み取ること
が出来る。

マルチフレーム情報回復のための温特信号群はコネクシ
ョン２１を通じて到達する。

ブロックＭＡ−は、コネクション１７ａから、遠隔送信
機により計算した言語ＢＡＳおよびそのパリティに関す
るデータを回復し、該データを、その係数がプロトコル
Ｈ２２１で定義されている生成元多項式によって除算す
る０周知のように、この除算器は、その多項式によって
特定された段階におけるシフト・レジスタ・フィードバ
ックよりなるこの除算の残余は、コネクション７３上で
利用可能である。

標準の演算では、マルチプレクサおよび言語ＢＡＳのエ
ラー検出器よりなるブロックＭＰＸが、コネクション１
９をコネクション７３に接続し、一方マイクロプロセッ
サのリクエストにより、ブロックＲＳＩ　（第２図）に
よる、受け取ったオクテツトの読み取りの目的で、コネ
クション１をコネクション１７ｃと接続することが出来
る。

試験フェーズの間、コネクション２１はコネクション１
９と接続され、一方マイクロプロセッサのリクエストに
より、コネクション２０はコネクション１と接続される
。これは、タイム・ベースＲＣＴ　（第２図）の活用に
よってコネクション１９上に順次アドレス群を発生させ
ることを許容し、また、マイクロプロセッサにコネクシ
ョン２０の内容を読み出すことを許容する。

肝χに含まれている言語ＢＡＳのエラー検出器は、訂正
されてしまった１あるいは２個のエラーあるいは訂正で
きなかった３個のエラーの存在を示すロジック回路であ
る。このロジックは、コネクション２０上の、ブロック
ＲＭ（第２図）により発生され３個のエラーがあるとき
現れるコードの存在により、演算することが出来るが、
１あるいは２個のエラーの場合、コードはエラーのある
ビットを表す。

言語ＢＡＳの該エラーの実際の訂正は、起こりうるエラ
ーを含む言語ＢＡＳを、８−ビットのレジスタ内に格納
しているブロックＭＲＧにおいて、それをコネクション
１７ａ　　から読み出すことによって行われる。　　Ｍ
ＲＧは、コネクション２ｏから、エラーのあるビットの
位置を示す言語ＢＡＳを受け、エラーのあるビットの極
性反転を行い、そしてその結果を、コネクション１　を
通じマイクロプロセッサが読み出すことの出来る他の８
−ビットのレジスタ内に格納する。

ＭＲＧはまた、ある瞬間コネクション１７ａ　　に存在
している補助チャンネルＡＣに関連するデータを格納す
る、マイクロプロセッサが読み出すことの出来る、８−
ビットのレジスタを含んでいる。

言語ＢＡＳおよびＡＣに関連するデータの最適読み出し
瞬間に関する情報は、コネクション２１に存在している
温特信号群から得られる。

第２図でＲＳＩとして示されたブロックは、第８図のブ
ロック・ダイヤグラムでより詳細に示される。

ワイヤ９に到達する直列のフローは、ワイヤ１５ｂに存
在している信号により調時されている８−ビット・シフ
ト・レジスタＳＲＥによって並列型に変換される。８−
シフト・ステップ毎に、出力８０ｉ、　８１ｉ、、、、
、８７ｉにおけるデータは、８個のセルを有するＳＲ８
の唯一の例外を除き、それぞれ７個のセルを有する８個
のシフト・レジスタ、ＳＲＩ。

ＳＲ２，、、、、ＳＲ８のバンク内に格納される。この
格納は、ワイヤ１５ｃに存在しているクロック信号によ
り調時されている。

レジスタ、ＳＲＩ　、　ＳＲ２，、、、、ＳＲ８のおの
おのは、同期言語ＦＡＳに対応する良く決定されたバイ
ナリ−構成を認識するための結合（連合変化）回路を内
蔵している。ワイヤ８０ｕ、　８１ｕ、、、、、８７ｕ
に接続された、これらの結合（連合変化）回路の出力は
、同期言語が認識されたとき、それらのロジック・レベ
ルを変化し、コネクション１５ａに存在している信号に
より制御されているマルチプレクサＳＲＨの入力に送ら
れる。

引き続いてＳＲ旧よ、レジスタのバンクの出力８０ｕ、
　８１ｕ、、、、、８７ｕにおいて信号群を走査し、そ
れらを出力８８に転送する。後者は、同期言語がレジス
タ、ＳＲ１、ＳＲ２，、、、、ＳＲ８に存在しているか
、あればどのレジスタに存在しているかを検証する１ビ
ット有限状態オートマトンＳＭＳに入る。この同期言語
同定が生じたことは、ワイヤ１６上の適当な信号により
、計数器群をタイム・ベースＲＴＢ　（第２図）で同期
させるＳＲＨにより表示される。この様にして、コネク
ション１５　（１５ａ、１５ｂ、　１５ｃ）に存在して
いる調時信号群の位相は、同期言語を含むチャンネルを
レジスタＳＲ８にもたらすために、変化させられる。有
限状態オートマトンＳＭＳに対する調時は、コネクショ
ン１５ａに存在している信号により行われる。

該演算は、オクテツト同期が確立することを認める、つ
まり同期言語がＳＲ８に見出された瞬間において生じる
ことの立証を可能とするので、コネクション１７ａには
、言語ＢＡＳ、、ＦＡＳ、ＡＣなど、を含むチャンネル
８のデータが確実に利用可能とされている。該データの
幾つかのものは、８−ビットよりなるので、ＳＲ８は、
８個のステージを有している。

コネクション２２には、受け取られ、並列型に変換され
たデータが、そこでそれらが直列の出力に適応される、
ブロックＲＳＯ（第２図）に転送されるべく利用可能と
されている。

出力１７ｂには、ワイヤ９の人力で受け取られ、９クロ
ック間隔で遅延され、かつＣＲＣ計算のために使われる
直列型のデータ・フローも存在している。

第２図でＲＴＢとして示されたブロックは、第９図のブ
ロック・ダイヤグラムでより詳細に示される。

それは、ワイヤ６１ａで受け取られた６４　ｋＨｚクロ
ック信号に基づきオクテツト内のビットに番号を付ける
モデュロー８計数器よりなるブロックＲＴＣを含む、こ
の計数器から出てゆく３ビツトは、コネクション１２ａ
に存在している。

ＲＴＣは、ブロックＲＴＸから、ワイヤ９０を通じて受
けた並列ローディング信号により同期可能である。この
ブロックは、二つの同期可能性間の選択を可能とするマ
ルチプレクサを含んでいる。第１の選択は、ブロックＲ
５Ｈ第２図および第８図）により内部的に発生され、ワ
イヤ１６に存在している信号を利用することであり、そ
の他のものは、インターフェイスの外側から到達する、
正確なオクテツト調時を指示する、ワイヤ６１ｂに存在
している信号を使用することである。この選択は、マイ
クロプロセッサにより発生され、ワイヤ６１ｃに存在し
ている信号に依存する。

コネクション１２ｂの出力には、ｌクロック間隔で互い
に位相偏移されている２個のオクテット・クロック信号
が存在している。該信号は、その上にインターフェイス
の残りのものの調時が依存しているもので、コネクショ
ン９１で供給された計数器　ＲＴＣの３ビツト上で動作
しているデコーダおよび位相偏移を行うフリップ・フロ
ップよりなるブロックＲＴＯにより発生されている。

同様に、ＲＴＲは、コネクション１２ｃに、コネクショ
ン９２に存在している調時信号で、ブロックＲＣＲ（第
２）第６図）により発生されているＣＲＣ計算のための
ビット・マスキング信号およびリセット信号を発生する
。

第２図でＰＴＡとして示されたブロックは、第１０図の
ブロック・ダイヤグラムでより詳細に示される。

それは、モデュロー６４計数器よりなるブロックＲＴＤ
を含み、そこでは、プロトコルＩＯＭが選ばれた場合、
３個の最有意なビットが、ワイヤ６１ａで受け取られた
２５６ｋＨｚクロック信号の関数として受けた、オクテ
ツト内のビットに番号を付けるのに使われる。この計数
器ＲＴＤから出てゆく３ビツトは、コネクション１３ａ
に存在している。　ＲＴＩＩは、ワイヤ６１ｂを通じて
受けた並列ローディング信号により同期させることが出
来る。

デコーダＲＴＹは、ワイヤ６１ｄに存在している信号の
ロジック・レベルの関数として、計数器の値０から始ま
る第１あるいは第２の１６クロック間隔に関連する能動
信号を、計数器ＲＴＤによりコネクシラン１００に供給
された２個の最有意なビットを使って発生する。このよ
うにして、プロトコル１０ＭのチャンネルＢ１あるいは
８２間の選択がなされ得る。　ＲＴＹによりコネクショ
ン１０１に発生された該信号は、ブロックＲＴＰにより
、ｌクロック間隔で互いに位相偏移されている二つのオ
クテット・クロック信号を発生するのに使われ、コネク
ション１１１上のインターフェイスに、１位相にあるオ
クテツトをサンプリングし、それを続く位相で処理する
ための信号群を供給するようにする。

ＲＴＰは、ＲＴＹにより供給された調時信号のもとで演
算することにより計数器ＲＴＤＯ値６２を検出するデコ
ーダのみならず位相偏移を行うフリップ・フロップをも
含んでいる。

ＲＴＰと類似のブロックＲＴＳは、ブロックＲＣＲ（第
２および第６図）により発生されているＣＲＣ計算のた
めのビット・マスキング信号およびリセット信号を発生
する。

このマスキングは、６４ｋｂｉｔ／ｓ標準演算ならびに
プロトコルＩＯＭによる演算ついてに対し、遠隔送信機
により計算されたＣＲＣの４ビツトが受信されることを
防ぐためＲｅｃ、Ｈ２２１によってもくろまれたもので
、ここから、局部ＣＲＣ計算と考えられる。

第４図でＤＥＣとして示されたブロックは、第１１図の
ブロック・ダイヤグラムでより詳細に示される。

ブロックＤＤＲは、マイクロプロセッサ書き込みのため
の直接アクセス・レジスタである。それは５個のセルよ
りなり、その内の３個は、異なるインターフェイス位置
に割り当てられた他の８個のレジスタのためのアドレス
を格納するために使われている。これらのレジスタ群は
、受けたデータ、伝送すべきデータの両方、チャンネル
ＡＣ，ＢＡＳ、受信機／送信機フレームおよびマルチフ
レーム計数器などに関連するデータを含んでいる。該３
個のセルの出力におけるアドレス群は、コネクション１
１１上に現れ、デコーダＤＤＣに入る。

ＤＤＲの４番目のセルは、送信機のための起動ビットを
含み、５番目のセルは、インターフェイス試験のために
使われるビットを含む；両ビットは、コネクション１１
上で利用可能である。マイクロプロセッサは、コネクシ
ョン１ａを通じてＤＤＲへの書き込み動作を行う。

ブロックＤＩＲは、コネクション２ｂ’、３ｂ’を通じ
て到達する、異なる送信機、受信機、およびエラー割り
込み信号を混合し、得られた信号をコネクション１ｂ°
に送る。

ブロックＤＳＹは、コネクション２ｂ”でマイクロプロ
セッサの制御信号、即ち、「チップ・セレクト」、「読
み出し／書き込み１、「コマンド・データ１およびｒデ
ータ・ストローブＪと呼ばれる信号群を受けるデコーダ
で、それらの値の関数で、内部ロジックの異なる部分を
選ぶ。

チップ・セレクト信号は、インターフェイスをイネイブ
ルし、読み出し／書き込み信号は、マイクロプロセッサ
が読み出しあるいは書き込み動作を行なっているかどう
かを特定し、コマンド・データ信号は、ワイヤ１１０上
の信号により可能とされる、マイクロプロセッサのレジ
スタＤＤＲへの、あるいは８個の間接アクセス・レジス
タへの直接マイクロプロセッサ・アクセスを認め、最後
に、データ・ストローブ信号は、読み出しあるいは書き
込み中のデータの妥当な期間を指示する。

ブロックＤＳＹは、データ交換非同期プロトコルをこの
様に実行することにより、マイクロプロセッサに向けら
れたコネクション１ｂ”上のデータ肯定信号を有するデ
ータ・ストローブ信号に応答する。ブロックＤＳＹはま
た、割り込み条件をリセットするためのロジックも含ん
でいる。それは、ブロックＤＤＲの書き込みフェーズ中
、コネクション１ａを通じマイクロプロセッサから送ら
れた３つのビットよりなる信号を使用し、それをコネク
ション１ｂ”を通じ、送信機、受信機、およびエラー割
り込み生成のためのロジックに向は送る。

最後に、デコーダＤＤＣは、コネクション１ｂ”上の読
み出し／書き込み信号を活用することにより、コネクシ
ョン１１１上に到達した３ビツトを解読し、それらを書
き込みにおける８イネイブリング信号および読み出しに
おける８イネイブリング信号を発生するために使用する
。出力信号はコネクション５、、２ｂｂ、　３ｂ”に現
れる。

第４図でＲＥＧとして示されたブロックは、第１２図の
ブロック・ダイヤグラムでより詳細に示される。

既述のように、ＲＥＧは４個のレジスタを含み、その内
、ＣＲＴは、ワイヤ５１ａ上の信号を通して選ばれた１
個の８ビツト間接アクセスレジスタを含む、そこにマイ
クロプロセッサがコネクション１ａを通じて、回路試験
のため送信機、受信機の両方の中に含まれている計数器
をローディングするための言語の８個の最有意ビットを
書き込んでいる。該ビットは、それぞれ受信機および送
信機に向かうコネクション２ａ、　３ａに発信される。

ブロックＣＬＴは、ブロックＣＲＴと等しいが、試験言
語の最小有意ビットを含んでいる。それはワイヤ５１ｂ
上の信号を通して選ばれ、出力ビットをコネクション２
ａ、　３ａに発信する。

ブロックＣＨＤもまた、１個の８ビツトレジスタで、ワ
イヤ５１ｃ上の信号を通して選ばれたものであり、そこ
には正常な演算条件下での回路構成のためのビットが格
納されている。これらのビットの内、一つは回路が８２
２１フレームを権威しているかどうか、一つはチャンネ
ルＡＣが直列型で供給されているか、並列型で供給され
ているか、一つは外線に受信機のためのオクテツト同期
が存在しているか、一つは送信機のＣＲＣ計算がイネイ
ブルされているか、等を特定するものである。それらは
送信機および受信機に、コネクション２ａ＋３８を通じ
て送られる。

ブロックＣＨＤは、外側からワイヤ５１ｅを通じて初期
化信号を受け、それにより標準演算条件に整えられる。

この方法では、コンポネントを構成するためにレジスタ
に作用することは不要である。

該特徴はとりわけ、自律的演算のため有用である。

最後に、ブロックＣＴＴは、回路試験のための制御情報
を含むレジスタである。マイクロプロセッサは、コネク
ション１ａを通じて、レジスタを読出し、そして選択が
ワイヤ５１ｄ上の信号を通して行われる。ＣＴＴはワイ
ヤ８上に受信機出力の再循環を、受信機自身内でイネイ
ブルする信号を送る。

ブロックＣＴＴは、受信機および／または送信機の計数
器をレジスタＣＲＴおよびＣＬＴの内容でロードするこ
とをイネイブルする幾つかのビットを含んでいて、１ビ
ツトは、受信機のＲＯＭＲＭ（第２図）の出力を、その
内容のチェックを可能とするもので、他のビットは、受
信機有限状態オートマトンがリセットすることを可能と
するもの等である。ワイヤ５１ｅ上の信号は、スタート
から全ての試験機能を禁止する。

第３図でＴＣＴとして示されたブロックは、第１３図の
ブロック・ダイヤグラムでより詳細に示される。

コネクション３ａに到達したオクテット・クロック信号
は、その結果として全送信機のための調時信号を発生す
るフレームおよびオクテツト計数器ＴＣＦに送られる。

この計数は、ロジックＴＬＳによって同期的に開始され
、ワイヤ３ａに存在する信号によってリセットされ、そ
してワイヤ１ｂ上のレジスタＤＤＲ（第１１図）に書き
込まれたビットの状態に関連し、マイクロプロセッサに
よって送信機の同期的起動のために使われる信号によっ
て制御される。ブロックＴＣＰに含まれる計数器は、こ
の反対に起動時にリセットされる。

試験フェーズの間の計数器の高速のインクリメントにつ
いてのデータは、コネクション３ｂ上に存在する。フレ
ーム計数器の状態は、コネクション１ａを通じて行われ
る適当なリクエストで外部のマイクロプロセッサにより
読出される。

行われた計数結果を表す、ＴＣＰから出て行くビットは
、コネクション４１ｃ上で利用可能とされ、残りの送信
機回路によって使われる。コネクション１３１に存在す
る該ビットの一部は、引き続くマルチフレーム計数器Ｔ
ＣＨに送られ、ＴＣＭは、マルチフレーム・ストラクチ
ュアの構成のための調時信号を発生して、出て行くフレ
ームにＯから１５の番号を付けるのに使われる信号を供
給する。この調時信号も、コネクション４１ｃ上に現れ
る。

コネクション４１ｃはまた、マルチプレクサＴＭＰにも
接続され、そこでは受けた信号が、ワイヤ７ｂ上で利用
可能な、可変デユーティ周期を有するフレーム同期を発
生するために使われる。

補助チャンネル計数器ＴＡＣはモデュロ８と一緒に、ワ
イヤ１３２上の入力で受けたクロック信号パルスを計数
する。該パルスは、ワイヤ３ｃ上に存在するオクテット
・クロック信号に基づき、フレーム計数器ＴＣＰがコネ
クション１３３上で利用可能としている値を考慮して条
件付けロジックＴＬＣにより発生されるものである。更
に特定的には、ＴＬＣは、ワイヤ１３２上に、補助チャ
ンネルＡＣに対応してオクテツト１６に始まりオクテツ
ト８０に至る位置にある８個のクロック・パルス（８オ
クテツト毎に１個）を発生する。　ＴＡＣにより行われ
た計数は、コネクション１ａを通じて外部のマイクロプ
ロセッサにより読み出される。

ブロックＴＧＩは、ロジックＴＬＣの出力での偏移に対
応した起源を有する割り込み信号を発生する。

このワイヤ３ｂ’上の割り込み信号は、次いで受信機割
り込み信号と混合されるためブロックＩＰ　（第４図）
に送られる。

信号群はさらに、マイクロプロセッサにより、試験フェ
ーズの間に使われる計数器ＴＣＭへの適当なバイナリ−
構成のローディングのためワイヤ３ｂ上に送られる。

第３図でＴＣＰとして示されたブロックは、第１４図の
ブロック・ダイヤグラムでより詳細に示される。

ワイヤ１０は、その上でＣＲＣ計算がされなければなら
ない直列データ・フローを搬送する。ブロックＣＴＥは
、ＣＲＣを、クロックおよびリセット信号よりなる、コ
ネクション３４上に存在する調時信号群を使って通常の
モードで計算する。

計算されたＣＲＣコードは、コネクション１４０を通じ
てそれを記憶し直列型でワイヤ３６に供給するブロック
ＣＴＨに送る。このワイヤ３６上のデータ出力の適当な
瞬間を特徴する調時信号はコネクション４１を通じてブ
ロック↑ＭＡ（第３図）により供給される。

第３図でＴＭＦとして示されたブロックは、第１５図の
ブロック・ダイヤグラムでより詳細に示される。

このブロックは基本的に、５個のレジスタＴＰＡ。

丁Ｐａ、ＴＣＰ、　ＴＢＳ、丁ＣＸと１個ノマルチプレ
クサＴＭＸとよりなる。

レジスタＴＦＡは、結線型で言語ＦＡＳを含む。

ワイヤ１５１上信号の働きで、この言語は、マルチプレ
クサＴＭＸならびに他の４個のレジスタの他の出力群に
も接続されているコネクション１５６に現れる。

ブロックＴＣＰは、言語ＢＡＳのパリティ計算に使われ
るシフト・レジスタである。１１１信号はコネクション
４１■を通じてブロックτＣＴ（第３図）から到達する
。言語ＢＡＳは直列型でワイヤ１５７に入る。計算され
たパリティ言語は、ワイヤ１５２上のマルチプレクサの
リクエストによりコネクション１５６に現れる。

シフト・レジスタＴＢＳは伝送されるべき言語ＢＡＳを
含む、外部マイクロプロセッサは、この言語を、可能と
するワイヤ４１ｇを通じＴＢＳに書き込み可能とするこ
とによりにコネクション１を通じて書き込む、言語ＢＡ
Ｓは、ワイヤ１５３上に送られたＴＭＸのリクエストに
より並列型でコネクション１５６に現れる。ワイヤ１５
７に出て行く言語ＢＡＳの直列化のための調時信号は、
コネクション４１１Ｉを通じて供給される。

レジスタＴＣＸは、伝送されるべき補助チャンネルＡＣ
の値を含む、外部マイクロプロセッサは、この値を、可
能とするワイヤ４１ｈを通じＴＣＸに書き込み可能とす
ることにより、コネクション１を通じて書き込む、チャ
ンネルＡＣの値は、ワイヤ１５４で、送られたＴＭＸの
リクエストにより並列型でコネクション１５６に現れる
。

レジスタＴＦＢは、伝送されるべきマルチフレーム・ス
トラクチュアに関連するデータを含む、外部マイクロプ
ロセッサは、このデータを、可能とするワイヤ４１ｉを
通じＴＦＢに書き込み可能とすることにより、コネクシ
ョンｌを通じて書き込む。

このデータは、ワイヤ１５５で送りこまれたＴＭＸのリ
クエストにより並列型でコネクション１５６に現れる。

マルチプレクサＴＭＸは、ワイヤ１５、、、、、．１５
５を通じてリクエストされ、定められた瞬間にコネクシ
ョン１５６に現れるデータを、ワイヤ３６および３８に
存在する信号と混合する。ワイヤ３６上には、直列型で
ＣＲＣに関連するブロックＴＣＲ（第３図）で計算され
た値があり、一方ワイヤ３８上には、サブチャンネル８
がある。

コネクション４１に存在する調時信号群の制御下に、↑
ＭＸは、サブチャンネル８の適当な瞬間群にＢＡＳ、Ｆ
ＡＳ、パリティ、ＣＲＣおよびＡＣデータを、配置する
ことによりフレーム・ストラクチュアを形成する。

それはまた、マルチフレーム・ストラクチュアをも形成
する。マルチフレーム同期言語は、ブロックＴＭＸ内側
に結線されており、ｌ偶数フレームの最初のオクテツト
のビット８として定められた瞬間に伝送される。

切り換えられたデータは、ワイヤ３７上に現れ、一方コ
ネクシッン３９には、ブロックＴＳＩからブロックＴＳ
Ｏ（第３図）に出てゆくオクテツトの転送のための調時
信号がある。

第３図でＴＳＩとして示されたブロックは、第１６図の
ブロック・ダイヤグラムでより詳細に示される。

ブロックＲＹ３は、ワイヤ７１ｆ’上で直列型のデータ
を、ワイヤ７１ｆ１上で適切なりロック信号を受けるシ
フトレジスタである。　ＲＹ３はその出力に、データを
並列型で、マルチプレクサＳＸ２およびバッファ・レジ
スタＲＹ２に接続されているコネクション１６３に発信
する。このレジスタは、プロトコルＩＯＭが使われ、そ
のデータが位置Ｂ２に配置された時伝送されるべきデー
タを一時的に格納するために使われる。この様にして、
レジスタＲＹ３は新データを受ける。　ＲＹ２はコネク
ション１６４に接続されている。　ＲＹ２は、ブロック
ＴＭＦからワイヤ３９ｃに現れた信号によりロードされ
ている。マルチプレクサＳＸ２は、６４　ｋｂｉｔ／ｓ
標準演算と、コネクション１６３からのデータを抽出す
ることによるプロトコルＩＯＭのＢ１、あるいはコネク
ション１６３からのデータを抽出することによるプロト
コルＩＯＭの８２での（演算）との間の選択を許容する
。この選択は、ワイヤ３９ｂで受けた信号に基づき行わ
れ、その出力はコネクション１６１上で利用可能とされ
る。

ブロックＲＹＩは、その入力でデータを並列型で受ける
レジスタである。その中に、マイクロプロセッサは、コ
ネクション１６２上で利用可能となる伝送すべきデータ
を、コネクション　１を通じて書き込むことが出来る。

ブロックＳＸＩはマルチプレクサで、直列型で受けたデ
ータに関連するデータを、コネクション１６１上の並列
型のデータとして、またコネクション１６２を通じて、
並列型で受けたデータに関連するデータを受け、前者ま
たは後者のデータを、ワイヤ３９ａ上の信号のロジック
・レベルに応じ出力に転送する。さらに特定的には、コ
ネクション４２に接続されている出力には、サブチャン
ネルｌないし７に配置されたデータがあり、一方ワイヤ
３８上には、サブチャンネル８に配置されたデータがあ
る。

第３図でＴＴＢとして示されたブロックは、第１７図の
ブロック・ダイヤグラムでより詳細に示される。

ＴＴＢは、ワイヤ７１１上で受けた６４　ｋＨｚクロッ
ク信号に基づいて伝送されるべきオクテツト内側のビッ
トに番号を付けるモデエロ８計数器よりなるブロックＴ
ＴＣを含む、この計数器から出てゆく３ビツトはコネク
ション３２ａに現れる。

ＴＴＣはブロックＴＴＳからワイヤ１７３を通じて受け
た並列ローディング信号で同期することが出来る。後者
のブロックは、ワイヤ７１ｂ上にオクテツト同期信号の
存在を検出し、それをワイヤ７１１上にある調時信号に
基づきワイヤ１７３上に転送する。

ワイヤ３２ｂ上の出力には、ブロックＴＭＡ　（第３図
）を通じて出力直列レジスタ　ＴＳＯ（第３図〉のロー
ディングを制御するオクテット・クロック信号がある。

それは、コネクション１７１を通じて供給される計数器
ＴＴＣの３ビツトで動作しているデコーダと、フリップ
−フロツブ群とよりなるブロックＴＴＯによって発生さ
れる。同様に、コネクジョン１７２に存在する信号に作
用することにより、ＴＴＲは、ブロックＴＣＲ（第３、
第１４図）によるＣＲＣ計算のためのビット・マスキン
グ信号、転送信号およびリセット信号を、そこにそれら
がブロックＴＭＡ（第３図）を通じて送られる、コネク
ション３２ｃに発生する。ワイヤ？Ｉｃ上には、初期リ
セットのための信号がある。

第３図でＴＴ＾として示されたブロックは、第１８図の
ブロック・ダイヤグラムでより詳細に示される。

Ｔ丁Ａは、プロトコルＩＯＭが使われる場合、そこで３
個の最有意ビットが、ワイヤ７１ａ”で受けた２５６　
ｋＨｚクロック信号に基づいて伝送されるべきオクテツ
ト内側のビットに番号を付けるモデエロ６４計数器より
なるブロックＴＴＤを含む、このＴＴＤから出てゆく３
ビツトはコネクション３３ａに現れる。ＴＴＤは、ワイ
ヤ　７１ｂ″を通じて受けた並列ローディング信号で同
期することが出来る。

デコーダＴＴＹは、計数器ＴＴＤによりコネクション１
８０に供給された２個の最有意ビットを使うことにより
、ワイヤ　７１ｄに現れた信号のロジック・レベルの関
数である計数器の値Ｏから始まる、第１または第２の１
６クロック間隔に対応する能動的信号を発生する。この
様にして、プロトコル１０ＭのチャンネルＢ１またはＢ
２による伝送を遺灰することが出来る。　ＴＴＹにより
コネクション１８１に発生された上記信号は、ブロック
ＴＴＰによりコネクション３３ｂに２個の信号、一つは
クロック信号、もう一つは出力レジスタ　ＴＳＯ（第３
図〉でのローディングおよびシフト動作を制御するため
のローディング信号、を発生させる。　　ＴＴＰはコネ
クション１８１に現れた信号を受けるフリップフロップ
群よりなる。

ＴＴＰと同様なブロックＴＴＳは、ブロックＴＣＲ（第
３、第１４図）によるＣＲＣ計算のためのビット・マス
キング信号およびリセット信号を発生する。

このマスキングは、前原て計算され伝送フェーズにある
ＣＲＣの４ビツトが、次のＣＲＣ計算に影響することを
避けるため、６４　ｋｂｉｔ／ｓ標準演算および１０Ｍ
プロトコルによる演算に対しＲｅｃ。

Ｈ２２１により提供されているものである。

上記のことは非限定的な実施例として与えられたもので
あることは明らかである。その変形および改良は添付の
特許請求の範囲より逸脱することなく可能である。

【図面の簡単な説明】

第１図は、総括ブロック・ダイヤグラム、第２図は、第
１図中、ＲＸ　　で示した受信機のブロック・ダイヤグ
ラム、第３図は、第１図中、ＴＸ　　で示した送信機のブロッ
ク・ダイヤグラム、第４図は、第１図中、ＩＰ　　で示したブロックのブロ
ック・ダイヤグラム、第５図は、第２図中、ＲＣＴで示したブロックのブロッ
ク・ダイヤグラム、第６図は、第２図中、ＲＣＲで示したブロックのブロッ
ク・ダイヤグラム、第７図は、第２図中、ＲＭＰで示したブロックのブロッ
ク・ダイヤグラム、第８図は、第２図中、Ｒ５Ｉで示したブロックのブロッ
ク・ダイヤグラム、第９図は、第２図中、ＲＴＢで示したブロックのブロッ
ク・ダイヤグラム、第１０図は、第２図中、ＲＴＡで示したブロックのブロ
ック・ダイヤグラム、第１１図は、第４図中、ＤＥＣで示したブロックブロッ
ク・ダイヤグラム、第１２図は、第４図中、ＲＥＧで示したブロックのブロ
ック・ダイヤグラム、第１３図は、第３図中、↑ＣＴで示したブロックのブロ
ック・ダイヤグラム、第１４図は、第３図中、ＴＣＲで示したブロックのブロ
ック・ダイヤグラム、第１５図は、第３図中、ＴＭＰで示したブロックのブロ
ック・ダイヤグラム、第１６図は、第３図中、ＴＳＩで示したブロックのブロ
ック・ダイヤグラム、第１７図は、第３図中、ＴＴＢで示したブロックのブロ
ック・ダイヤグラム、および第１８図は、第３図中、ＴＴＡで示したブロックのブロ
ック・ダイヤグラムである。ＲＸ−ｍ−受信ブロック（受信機）ＴＸ−−一伝送ブロック（送信機）ＩＰ−−一制御ブロック

Claims

【特許請求の範囲】１）国際電信電話諮問委員会（ＣＣＩＴＴ）の勧告、（
Ｒｅｃ．）Ｈ２２１で定義されたフレーム・ストラクチ
ュアーにしたがつて制定され、標準の６４ｋｂｉｔ／ｓ
プロトコールに応じ、あるいはＩＯＭの２５６ｋｂｉｔ
／ｓプロトコールに応じて発信および受信される６４ｋ
ｂｉｔ／ｓデータ・フローのためのマルチメデア・プロ
トコル・インターフェイスであつて、自律的に、あるい
は外部のマイクロプロセッサに補助されて演算可能であ
り、受信ブロック（ＲＸ）、送信ブロック（ＴＸ）、制
御ブロック（ＩＰ）およびインターフェイス自身の局部
試験のための手段（ＭＸ１、ＭＸ２）を含むものであり
、かつ該受信ブロック（ＲＸ）が次記第１ないし第９の
各ブロック、すなわち；第１ブロック（ＲＴＢ）；クロックおよび該フローとと
もに受けた同期信号（６１）に基づいて、６４ｋｂｉｔ
／ｓ演算モードに適した内部調時信号を発生するブロッ
ク、第２ブロック（ＲＴＡ）；クロックおよび該フローとと
もに受けた同期信号（６１）に基づいて、２５６ｋｂｉ
ｔ／ｓＩＯＭプロトコルにしたがう動作モードに適した
内部調時信号を発生するブロック、第３ブロック（ＲＭ
Ａ）；第１ブロック（ＲＴＢ）により、あるいは第２ブ
ロック（ＲＴＡ）により供給された調時信号を送るレセ
プション・プロトコルを選択するマルチプレクサよりな
るブロック、第４ブロック（ＲＳＩ）；該第３ブロック
（ＲＭＡ）から受けたクロック信号（１５）に基づき、
データ・フローの中から、受けたオクテットを整列する
ための同期言語ＦＡＳを探索するブロック、第５ブロッ
ク（ＲＭＦ）；フレームおよびマルチフレーム整列を行
つて適切な信号（１８）を発生し、言語ＢＡＳのエラー
の訂正を行うブロック、第６ブロック（ＲＭ）；該第５
ブロック（ＲＭＦ）から受けた起こりうるエラーのある
言語（１９）に基づき、訂正すべき言語ＢＡＳの起こり
うるビットの位置に信号（２０）を発生し、あるいはエ
ラーの数が過大であるため訂正が不可能であることを指
示する信号を発信するＲＯＭを含むブロック、第７ブロック（ＲＣＴ）；サブマルチフレーム（２１）
内のオクテット数を計数し、フレーム同期信号（６ｃ）
を発生し、かつ受信部および受信機中のエラーの存在に
関連する割り込み信号（２）を発生するブロック、第８ブロック（ＲＣＲ）；該第３ブロック（ＲＭＡ）か
ら受けた調時信号（１４）に基づき、該第４ブロック（
ＲＳＩ）からのデータ（１７）とともに受けたコードＣ
ＲＣに基づくエラー合図プロトコルを実行するブロック
、および第９ブロック（ＲＳＯ）；該第４ブロック（ＲＳＩ）か
ら受けたデータ（２２）を直列型（６ｂ）に変換するブ
ロックを含むものであり、さらに該発信器（ＴＸ）が次記第１０ないし第１７の各
ブロック、すなわち；第１０ブロック（ＴＴＢ）；クロックおよび同期信号（
７１ａ）に基づき、、６４ｋｂｉｔ／ｓ動作モードに適
した内部調時信号を発生するブロック、第１１ブロック（ＴＴＡ）；クロックおよび同期信号（
７１ａ）に基づき、２５６ｋｂｉｔ／ｓＩＯＭプロトコ
ルに応じた演算モードに適した内部調時信号を発生する
ブロック、第１２ブロック（ＴＭＡ）；該第１０ブロッ
ク（ＴＴＢ）あるいは第１１ブロック（ＴＴＡ）により
供給された調時信号を送ることによつて伝送プロトコル
を選択するブロック、第１３ブロック（ＴＣＴ）；サブ
マルチフレーム（４１）内のオクテット数を計数し、フ
レーム同期信号（７ｂ）を発生し、かつ割り込み信号（
３）を発生するブロック、第１４ブロック（ＴＣＲ）；該第１２ブロック（ＴＭＡ
）から受けた調時信号（３４、４１）に基づき、エラー
合図プロトコル計算コードＣＲＣ（３６）を伝送すべき
データ（１０）に供給するブロック、第１５ブロック（
ＴＳＩ）；直列または並列型（７１ｆ）で受けたサブチ
ャンネル１〜７のデータおよびサブチャンネル８のデー
タを並列型（４２）に変換するブロック、第１６ブロック（ＴＭＦ）；該第１３ブロック（ＴＣＴ
）から受けた調時信号（４１）に基づき、チャンネル８
（３７）を形成するように受信または発生させたＣＲＣ
、ＦＡＳ、ＢＡＳ、チャンネルＡＣに関連する信号と混
合することになつているブロック、および第１７ブロック（ＴＳＯ）；該第１５ブロック（ＴＳＩ
）から、および該第１６ブロック（ＴＭＦ）から到達す
るデータ（４２、３７）を送信（１０）のための直列型
に変換するブロック、を含むものであり、また、該制御ブロック（ＩＰ）が次
記第１８および第１９のブロック、すなわち；第１８ブロック（ＤＥＣ）；外部マイクロプロセッサに
より供給されるアドレスおよび制御信号、（１ａ）に基
づき、あるいは、自律演算あるいはマイクロプロセッサ
制御演算の間のインターフェイス動作の選択につき非マ
イクロプロセッサ制御である信号（１ａ）に基づき、内
部レジスタのためのアドレスおよび制御信号を発生し、
受信機の、エラー（２ｂ）の、および送信機（３ｂ）の
各割り込み信号を混合し、かつそれらを外部マイクロプ
ロセッサ（１ｂ）に送り、さらにプロトコルＨ２２１の
少数ビットの外側で利用可能とするブロック、および第
１９ブロック（ＲＥＧ）；試験のためのデータ、試験の
タイプおよび演算のタイプに適した構成を含むブロック
、を含むものであり、さらに、該インターフェイス自身の
局部試験のための手段（ＭＸ１、ＭＸ２）が、送信機の
出力（１０）と受信機の入力（９）との接続によるイン
ターフェイス試験を可能とするものであることを特徴と
するインターフェイス。２）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第１ブロッ
ク（ＲＴＢ）が次記各要素を含むことを特徴とするイン
ターフェイス：第１計数器（ＲＴＣ）；クロック信号（６１ａ）および
並列ローディング信号（９０）に基いて、受け取ったオ
クテット内のビットを数える（１２ａ）計数器、第１マルチプレクサ（ＲＴＸ）；外部マイクロプロセッ
サによつて発生された信号（６１ｃ）に基づき、該第４
ブロック（ＲＳＩ）によつて発生された信号（１６）と
、インターフェイスの外側から来る信号（６１ｂ）との
間の選択を可能とするマルチプレクサ、第２０ブロック（ＲＴＯ）；該第１計数器（ＲＴＣ）に
より供給される計数（９１）に基づき、１クロック間隔
で互いに位相偏移された２個のオクテット・クロック信
号（１２ｂ）を発生するブロック、および第２１ブロッ
ク（ＲＴＲ）；該第１計数器（ＲＴＣ）により供給され
る計数（９１）に基づき、ＣＲＣ（１２ｃ）計算するた
めのビット・マスキング信号およびリセット信号を発生
するブロック。３）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第２ブロッ
ク（ＲＴＡ）が次記各要素を含むことを特徴とするイン
ターフェイス：第２計数器（ＲＴＤ）；クロック信号（６１ａ）および
並列ローディング信号（６１ｂ）に基づき、受け取った
オクテット内のビットを数える（１３ａ）計数器、第１デコーダ（ＲＴＹ）；ニつの最有意なビット（１０
０）を供給する該第２計数器（ＲＴＤ）の値０から始ま
る第１または第２の１６クロック間隔に対応する能動信
号（１０１）を発生するデコーダ、第２２ブロック（Ｒ
ＴＰ）；該第２計数器（ＲＴＤ）および該第１デコーダ
（ＲＴＹ）により供給された信号上で動作することによ
り、１クロック間隔で互いに位相偏移された２個のオク
テット・クロック信号を発生（１３ｂ）するブロック、
および第２３ブロック（ＲＴＳ）；該第２計数器（ＲＴ
Ｄ）および該第１デコーダ（ＲＴＹ）により供給される
信号上で演算することにより、ＣＲＣを計算するための
ビット・マスキング信号およびリセット信号を発生（１
３ｃ）するブロック。４）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第４ブロッ
ク（ＲＳＩ）が次記各要素を含むことを特徴とするイン
ターフェイス：第１シフト・レジスタ（ＳＲＥ）；到達する直列フロー
（９）を、該第３ブロック（ＲＭＡ）により供給された
信号（１５ｂ）の調時のために使つて、並列型（２２）
に変換するシフト・レジスタ、シフト・レジスタのバン
ク（ＳＲ１、ＳＲ２、．．．．．、ＳＲ８）；その各々
が該第１シフト・レジスタ（ＳＲＥ）の並列出力（８０
ｉ、８１ｉ、．．．．．．、８７ｉ）に接続され、該第
３ブロック（ＲＭＡ）により供給された信号（１５ｃ）
で調時され、かつ同期言語ＦＡＳを認識するための結合
（連音変化）回路を収容しているシフト・レジスタのバ
ンク、第２マルチプレクサ（ＳＲＭ）；該第３ブロック（ＲＭ
Ａ）により供給される信号（１５ａ）の制御下で該シフ
ト・レジスタのバンク（ＳＲ１、ＳＲ２、．．．．．、
ＳＲ８）からの出力での信号（８０ｕ、８１ｕ、．．．
．．．、８７ｕ）を順次走査するマルチプレクサ、およ
び第１有限状態オートマトン（ＳＭＳ）；該第２マルチ
プレクサ（ＳＲＭ）より受けた信号（８８）に基づき、
該バンク中に、そしてどのレジスタ中に同期言語ＦＡＳ
が有るかどうかをチェックし、その同定が生じたかを示
す（１６）有限状態オートマトン。５）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第５ブロッ
ク（ＲＭＦ）が次記各要素を含むことを特徴とするイン
ターフェイス：第２有限状態オートマトン（ＭＳＦ）；同期言語ＦＡＳ
を求め、その結果（１８ｂ、１７ｂ、７０）を、該第７
ブロック（ＲＣＴ）、該第４ブロック（ＲＳＩ）および
第３有限状態オートマトン（ＭＳＭ）に合図することに
より、フレーム同期が現実に達成されたか、あるいは偶
然に失われたかをチェックするオートマトンであり、そ
こに、そのチェック（１７ａ）がもたらされる信号は、
該第４ブロック（ＲＳＩ）からの起動信号（１６）とと
もに到達するものであり、また調時信号（２１）が、該
第７ブロック（ＲＣＴ）から到達するものである、有限
状態オートマトン、第３有限状態オートマトン（ＭＳＭ
）；フレーム同期が現実に達成されたか、あるいは偶然
に失われたかをチェックして、その結果（１８ａ’）を
該第７ブロック（ＲＣＴ）に合図するものでありそこに
そのチェック（７０、７２）がもたらされる信号が、該
第２有限状態オートマトン（ＭＳＦ）および第２４ブロ
ック（ＭＡＷ）から到達するものである、有限状態オー
トマトン、第２４ブロック（ＭＡＷ）；該第４ブロック（ＲＳＩ）
から受ける（１７ａ）マルチフレーム・ストラクチャー
に関連する情報を、マルチフレーム同期言語（７２）を
認識することにより格納し、言語ＢＡＳおよびそのパリ
テイを、生成元多項式により除算し、残余を出力（７３
）において供給するブロック、第２５ブロック（ＭＰＸ
）；入力接続（７３、１７ｃ、２１、２０）を出力接続
（１９、１）に接続するマルチプレクサ、および既に訂
正された１個または２個のエラーの存在、あるいは訂正
出来なかつた３個のエラーの存在を示す（１９）言語Ｂ
ＡＳのためのエラー・デテクタを収容するブロック、お
よび第２６ブロック（ＭＲＧ）；該第４ブロック（ＲＳ
Ｉ）から到達（１７ａ）した言語ＢＡＳの現実の訂正を
、それをレジスタに格納し、該第６ブロック（ＲＭ）に
よつて合図された錯誤ビットを、補助チャンネルＡＣに
関連するデータを記憶するために設けられたレジスタで
補完することにより行うブロック。６）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第７ブロッ
ク（ＲＣＴ）が次記各要素を含むことを特徴とするイン
ターフェイス：第３計数器（オクテットおよびフレーム用）（ＲＣＦ）
；オクテット・クロック信号（２ａ）に基づき、フレー
ム同期（１８ａ）およびオクテット同期（５５）に達し
た後、全受信機のための調時信号（２１ｂ、５２、５４
）を発生する計数器、第１ロジック（ＲＬＳ）；該制御
ブロック（ＩＰ）および該第５ブロック（ＲＭＦ）から
来る信号（２ａ、１８ｂ）に基づき、該第３計数器（Ｒ
ＣＦ）を同期モードで起動させるロジック、第４サブマルチフレーム計数器（ＲＣＭ）；該第３計数
器（ＲＣＦ）により供給された計数（５２）の一部に基
づき、到達するフレームが奇数であるか偶数であるかを
、出力（２１ａ）において示す計数器、第３マルチプレクサ（ＲＭＰ）；該第３計数器（ＲＣＦ
）により供給された計数（２１ｂ）に基づき、可変デュ
ーティ周期を有するフレーム同期（６ｃ）を発生するマ
ルチプレクサ、第２条件付けロジック（ＲＬＣ）；該第３計数器（ＲＣ
Ｆ）により供給された計数（５４）およびオクテット・
クロック信号（２ｃ）に基づき、補助チャンネルＡＣに
対応する、オクテット１６に始まりオクテット８０に至
る位置の、８個のクロック・パルス（５３）を発生する
ロジック、第５補助チャンネル計数器（ＲＡＣ）；該第
２ロジック（ＲＬＣ）により外部マイクロプロセッサの
ために発生されたパルスの計数（１ａ）を得る計数器、
および第２７ブロック（ＲＧＩ）；該第２ロジック（Ｒ
ＬＣ）の出力における遷移に対応するか、受信機内側の
エラー状態（１ａ）に対応する起源を有する割り込み信
号（２ｂ’）を発生するブロック。７）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第８ブロッ
ク（ＲＣＲ）が次記各要素を含むことを特徴とするイン
ターフェイス：第２８ブロック（ＣＲＥ）；該第４ブロック（ＲＳＩ）
から来る直列データ・フロー上の周期冗長コードＣＲＣ
を計算するブロック、第２９ブロック（ＣＣＭ）；該第２８ブロック（ＣＲＥ
）で計算されたＣＲＣを格納し、それを受け取つたコー
ド（１７ｂ）と比較するブロック、第３０ブロック（Ｃ
ＣＥ）；該第２９ブロック（ＣＣＭ）でされた比較結果
を格納し、それを外部マイクロプロセッサと、該第２７
ブロック（ＲＧＩ）とに利用可能とするブロック、およ
び第３１ブロック（ＣＣＲ）；プロトコルＨ２２１および
制御ＣＲＣビットに関連する情報を格納するブロック。８）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第１０ブロ
ック（ＴＴＢ）が次記各要素を含むことを特徴とするイ
ンターフェイス：第６計数器（ＴＴＣ）；６４ＫＨｚクロック信号（７１
ａ’）に基づき、伝送されるべきオクテット内側のビッ
トを数える（３２ａ）計数器、第３２ブロック（ＴＴＳ）；オクテット同期信号（７１
ｂ’）に基づき、該第６計数器（ＴＴＣ）のための並列
ローディング信号（１７３）を発信するブロック、第３３ブロック（ＴＴＯ）；該第６計数器（ＴＴＣ）に
より行われた計数（１７１）に基づき、オクテット・ク
ロック信号（３２ｂ）を発生するブロック、および第３４ブロック（ＴＴＲ）；該第６計数器（ＴＴＣ）に
より行われた計数（１７２）に基づき、ＣＲＣを計算す
るためのビット・マスキング信号、転送信号およびリセ
ット信号を発生（３２ｃ）するブロック。９）特許請求の範囲１）に記載されたマルチメディア・
プロトコル・インターフェイスであつてその第１１ブロ
ック（ＴＴＡ）が次記各要素を含むことを特徴とするイ
ンターフェイス：第７計数器（ＴＴＤ）；２５６ｋＨｚクロック信号（７
１ａ”）に基づき、伝送されるべきオクテット内側のビ
ットを数え（３３ａ）、並列に（７１ｂ”）ロードされ
るのに適した計数器、第２デコーダ（ＴＴＹ）；該第７計数器（ＴＴＤ）によ
り供給された計数（１８０）に基づき、値０から始まる
第１または第２の１６クロック間隔に対応して能動な信
号（１８１）を発生するデコーダ、第３５ブロック（Ｔ
ＴＰ）；該第１７ブロック、（ＴＳＯ）中のローディン
グおよびシフト操作のチェックのためのクロック信号お
よびローディング信号を発生する（３３ｂ）ブロック、
および第３６ブロック（ＴＴＳ）；該第１４ブロック（
ＴＲＣ）によるＣＲＣ計数のためのビット・マスキング
信号およびリセット信号を発生する（３３ｃ）ブロック
。１０）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１３ブ
ロック（ＴＣＴ）が次記各要素を含むことを特徴とする
インターフェイス：第８オクテットおよびフレーム計数器（ＴＣＦ）；オク
テット・クロック信号（３ａ）に基づき、全送信機のた
めに調時信号（４１ｃ、１３１、１３３）を発生する計
数器、第３ロジック（ＴＬＳ）；該制御ブロック（ＩＰ）およ
び外部マイクロプロセッサから来る信号（３ａ、１ｂ）
に基づき、該第８計数器（ＴＣＦ）を同期的に起動させ
るロジック、第９サブマルチフレーム計数器（ＴＣＭ）；該第８計数
器（ＴＣＦ）によつて供給された計数（１３１）の一部
に基づき、０から１５までの出て行くフレームを数える
のに使用される信号（４１ｃ）を発信し、マルチフレー
ム・ストラクチュア構築のための調時を生じる計数器、第４マルチプレクサ（ＴＭＰ）；該第８計数器（ＴＣＦ
）によつて供給された計数（４１ｃ）に基づき可変デュ
ーティ周期を有するフレーム同期（７ｂ）を発生するマ
ルチプレクサ、第４条件付けロジック（ＴＬＣ）；該第
８計数器（ＴＣＦ）によつて供給された計数（１３３）
およびオクテット・クロック信号（１３２）に基づき、
補助チャンネルＡＣに対応する、オクテット１６に始ま
りオクテット８０に至る位置の、８個のクロック・パル
ス（５３）を発生するロジック、第１０補助チャンネル
計数器（ＴＡＣ）；該第４ロジック（ＴＬＣ）により外
部マイクロプロセッサのために発生されたパルスの計数
（１ａ）を得る計数器、および第３７ブロック（ＴＧＩ）；該第４ロジック（ＴＬＣ）
の出力において遷移に対応する起源を有する割り込み信
号（３ｂ’）を発生するブロック。１１）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１４ブ
ロック（ＴＣＲ）が次記各要素を含むことを特徴とする
インターフェイス：第３８ブロック（ＣＴＥ）；該第１７ブロック（ＴＳＯ
）から来る直列のデータ・フロー（１０）上の周期冗長
コードＣＲＣを計算するブロック、および第３９ブロック（ＣＴＭ）；該第３８ブロック（ＣＴＥ
）によつて計算されたＣＲＣを記憶し、それを直列型（
３６）で発信するブロック。１２）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１５ブ
ロック（ＴＳＩ）が次記各要素を含むことを特徴とする
インターフェイス：第２シフト・レジスタ（ＲＹ３）；直列型（７１ｆ’）
でのデータと関連するクロック信号（７１ｆ”）を受け
、それらを並列型（１６３）で発信するシフト・レジス
タ、第１レジスタ（ＲＹ２）；ＩＯＭプロトコルにしたがつ
て伝送されるべく位置Ｂ２に置かれたデータを記憶する
レジスタ、第５マルチプレクサ（ＳＸ２）；該第２シフト・レジス
タ（ＲＹ３）または該第１レジスタ（ＲＹ２）により供
給されたデータを、出力（１６１）に転送するマルチプ
レクサ、第２レジスタ（ＲＹ１）；マイクロプロセッサにより供
給されたデータを並列型（１）で記憶するレジスタ、お
よび第６マルチプレクサ（ＳＸ１）；該第５マルチプレクサ
（ＳＸ２）または該第２レジスタ（ＲＹ１）により供給
されたデータを、出力（４２、３８）に転送するマルチ
プレクサ。１３）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１６ブ
ロック（ＴＭＦ）が次記各要素を含むことを特徴とする
インターフェイス：第３レジスタ（ＴＦＡ）；結線型で言語ＦＡＳを含むレ
ジスタ、第３シフト・レジスタ（ＴＣＰ）；言語ＢＡＳ（１５７
）のパリテイを計算するためのシフト・レジスタ、第４シフト・レジスタ（ＴＢＳ）；外部マイクロプロセ
ッサから受けた（１）、伝送すべき言語ＢＡＳを、並列
型（１５６）および直列型（１５７）で供給するための
シフト・レジスタ、第４レジスタ（ＴＣＸ）；外部マイクロプロセッサから
受けた（１）、伝送すべきチャンネルＡＣを並列で（１
５６）供給するためのレジスタ、第５レジスタ（ＴＦＢ
）；外部マイクロプロセッサから受けた（１）、伝送す
べきマルチフレームに関連するデータを並列で（１５６
）供給するためのレジスタ、および第７マルチプレクサ（ＴＭＸ）；該レジスタ群（ＴＦＡ
、ＴＣＰ、ＴＢＳ、ＴＣＸ、ＴＦＢ）によつて供給（１
５６）されたデータを、そのリクエスト（１５１、．．
．、１５５）によりＣＲＣおよびサブチャンネル８に関
連する信号（３６、３８）と混合して、調時信号（４１
）の制御下にフレームおよびマルチフレーム・ストラク
チュア（３７）を形成するマルチプレクサ。１４）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１８ブ
ロック（ＤＥＣ）が次記各要素を含むことを特徴とする
インターフェイス：第６レジスタ（ＤＤＲ）；マイクロプロセッサによる書
き込みのためのレジスタ、第３デコーダ（ＤＤＣ）；該第６レジスタ（ＤＤＲ）中
に記憶されたデータの一部を受け（１１１）、それらを
、読み出し／書き込み信号（１ｂ”）の機能の中から、
読み出しおよび書き込みをイネイブルする信号（２ｂｂ
、５１、３６”）を発生するために使用するデコーダ、第４０ブロック（ＤＩＲ）；エミッタの、およびエラー
の（２ｂ’、３ｂ’）受信機の割り込み信号を混合する
ブロック、および第４デコーダ（ＤＳＹ）；マイクロプロセッサからの制
御信号を受け（２ｂ”）、それらの値に基づき内部ロジ
ックの異なる部分を選択し、かように非同期のプロトコ
ルを実行することによりデータ・レセプシヨンを確認し
、かつ割り込み条件（１ｂ”）をリセットするデコーダ
。１５）特許請求の範囲１）に記載されたマルチメディア
・プロトコル・インターフェイスであつてその第１９ブ
ロック（ＲＥＧ）が次記各要素を含むことを特徴とする
インターフェイス：第７レジスタ（ＣＨＴ）および第８レジスタ（ＣＬＴ）
；ここにマイクロプロセッサが、試験のため送信機（３
ａ）および受信機（２ａ）の両方に含まれている計数器
をローディングするための言語を書き込む（１ａ）レジ
スタ、第９レジスタ（ＣＭＤ）；ここにマイクロプロセッサが
、普通の操作でのインターフェイスの構成のための言語
を書き込む（１ａ）レジスタ、および第１０レジスタ（ＣＴＴ）；ここにマイクロプロセッサ
が、回路試験のための制御情報を書き込む（１ａ）レジ
スタ。