JPH0720161B2 - ６４Ｋｂｉｔ／ｓデータ・フローのためのマルチメデイア・プロトコル・インターフエイス - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル情報伝送装置に関し、とりわけ国際
電信電話諮問委員会（CCITT）の勧告H221で定義された
フレーム・ストラクチェアーの取扱に要求される演算を
遂行するのに適した、64kbit/sデータ・フローのための
マルチメデイア・プロトコル・インターフエイスに係
る。

〔従来の技術および本発明が解決しようとしている問題点〕

この『オーデイオ・ビジュアル・テレサービスにおける
64kbit/sチャンネルのためのフレーム・ストラクチュア
ー』と題する勧告には、情報コード化アルゴリズム、フ
レーム・ストラクチュアーおよび既存のCCITTの諸勧告
が最適化されている、単一の64kbit/sチャンネル上のオ
ーデイオおよびビデオ・テレサービスのために伝送すべ
きデータの制定方法が記述されている。

64kbit/sチャンネルは、8kHzで伝送されるオクテット中
に構造化されており、その中で各オクテットの第８ビッ
トは、サービス・チャンネルと呼ばれ、その上で合図が
伝送される8kbit/sのサブチャンネルを形成するために
使われ、56kbit/sの伝送容量を有する残りの７ビット
が、音声信号、データおよび音声信号、静止画像、オー
デイオ・ビジュアル・セッションにおけるデータなどの
種々の信号を搬送するために使われる。

80オクテットの連続は、受信機のため調時を回復するの
に必要な情報を含む１フレームを形成し、16の連続する
フレームは、これもサービス・チャンネルに適切に割当
られた調時情報を含む１マルチフレームを形成する。フ
レーム・レベルで、主要な重要性を有する情報が伝送さ
れるが；それは、２個までのエラーを訂正し、第３のエ
ラーを合図するエラー訂正コードによつて保護されてい
る。この情報は、伝送中でさえも変更可能な、データお
よびフレーム・ストラクチュアー制定に関する。その他
のエラー合図方法として、周期冗長コード（CRC）に基
づくものがあり、それはフレームの全ビット中のエラー
の存在を検出するが、訂正は行わない。それは主とし
て、伝送品質を評価するために使われるものである。

このプロトコルに先立って、CCITTは、Y221として同定
される類似のプロトコルを制定した、これは、エスプリ
（ESPRIT）プロジェクト内で計画された装置によつて実
施され、1988年ブラッセルで発行されたエスプリ・テク
ニカル・ウイーク（Esprit Technical Week）に掲載さ
れた、『マイアク−エスプリ・プロジェクト1057ホアー
マルチポイント・インターアクチブ・オーデイオビジュ
アル・コミニユケーション』（“MIAC-ESPRIT PROJECT
FOR MULTIPOINT INTERACTIVE AUDIOVISUAL COMMUNICATI
ON"）と題する論文で提供されたものである。しかしな
がら、装置に含まれる回路については何らの情報も発行
されなかった。

H221とY221の両プロトコルは、数多くの点、例えばフレ
ーム内でのデータ制定に関連する情報の伝送方法におい
て、即ち起こりうる伝送エラー訂正方法に関し互いに異
なつている。

［問題点を解決するための手段］ 本発明によつて提供される64kbit/sデータ・フローのた
めのマルチメデイア・プロトコル・インターフエイス
は、H221勧告仕様の実施に加えて、複数の機能を遂行す
るためのマイクロプロセッサへの容易な接続、あるいは
単一の機能を遂行するための自律的な演算を可能とする
ものである。それは、標準デジタル・チャンネルに対
し、あるいは、例えばジーメンス（Siemens）により製
造されたIOMタイプ（ISDN Oriented Modular architect
ure）インターフエイスに対して、64kbit/sデータを発
信することができる。それは、その伝送部分に対し、64
kbit/sから2Mbit/sを越えるまで可変のレートでデータ
受け入れることにおいて、あるいは受信端入力において
同様に異なつているレートでデータを提供することにつ
いて高い柔軟性を提供するものである。これに加えて、
この部分は、H221プロトコル仕様で要求されたものより
８倍から64倍短い時間内に同期を回復することが出来
る。最後に、本インターフエイスは、フレームされてい
ないデータをも伝送・受信でき、動作中の回路の試験を
行うのに適した回路をも含んでいる。

本発明は、特許請求の範囲１）記載の64kbit/sデータ・
フローのためのマルチメデイア・プロトコル・インター
フエイスを提供するものである。

本発明の上述およびその他の特徴は、非限定の例として
添付図面に挙げた好ましい実施例の以下の記載によつて
明らかとされる。

〔実施例〕

第１図に示すインターフエイスは、外部マイクロプロセ
ッサとの対話を可能とするのに適した受信ブロックRX、
伝送ブロックTXおよび制御ブロックIPよりなる３個の主
ブロックを含む。事によるとマイクロプロセッサからコ
ネクション１を通じて来る、RXおよびTXに対するデータ
およびコマンドは、ブロックIPおよびマルチプル・コネ
クション２および３を経て運ばれる。コネクション１を
通じ、外部マイクロプロセッサは、受けたデータおよび
受信機状態に関連する情報の両方を読み取ることがで
き、また、伝送されるべきデータを送ることができ、あ
るいは、送信機状態に関連する情報を読み取ることがで
きる。

受信機RXは、ワイヤ９からデータ、またコネクション61
からクロックおよび同期信号を受け、コネクション６へ
の出力において、受けたデータをデータ回復のためのイ
ンターフエイスに接続された外部装置のために有用な調
時信号と関連させた上、発信する。

同様に、送信機TXは、データをワイヤ10に発信し、クロ
ックおよび同期信号を、コネクション71から受け、コネ
クション７を通じてデータと調時信号とを外部装置に供
給する。

受信機RXへの入力ワイヤ９は、ブロックIPからワイヤ８
を通じて来る信号により制御されるマルチプレクサMX1
の存在する位置にもよるが、インターフエイスへの入力
データのためのワイヤ４あるいはワイヤ11に接続するこ
とが出来る。送信機TXは、ワイヤ10に現れたその信号
を、これもワイヤ８からの信号により制御されるマルチ
プレクサMX2の存在する位置にもよるが、インターフエ
イスから出てゆくデータのためのワイヤ５あるいはワイ
ヤ11のいずれかに送り出すことが出来る。ワイヤ11によ
つてもたらされた接続は、送信機を受信機に対して閉鎖
された状態にさせて、バリデイション・フエイズおよび
正常ライン・ワーキング・フエイズの両方における、局
部インターフエイス試験を行う。外部マイクロプロセッ
サは、ブロックIPおよびワイヤ８を通じて、ワイヤ10か
らワイヤ５への転送を禁止し、ワイヤ４からワイヤ９へ
の通過を中断させて、ワイヤ10からワイヤ11へのデータ
通過を可能とする。この試験は、マイクロプロセッサの
監督のもとに、受信機が、送信機により発信された信号
から同期を回復することが出来るかどうか、およびデー
タが正確に伝送・受信されるかどうかをチェックするこ
とにより起こる。

受信機RXのブロック・ダイヤグラムは、第２図に示され
ている。クロックおよび同期信号は、既述のように、コ
ネクション61を通じて、標準64kbit/s動作モードに適す
る内部調時信号を発生するブロックRTBに到達する。

コネクション61はまた、256kbit/sプロトコルIOMに応じ
た動作モードに適する内部調時信号を発生する、RTBと
類似のブロックRTAにも入る。

ブロックRTBおよびRTAにより発生した信号群は、それぞ
れコネクション12および13上で利用可能とされ、単一ビ
ットに適するクロック信号、オクテット内側で受けられ
たビットの位置を指示する信号、オクテットに適する互
いに正しく位相偏移された幾つかのクロック信号、およ
びマスキング信号、クロック信号およびリセット信号で
ある幾つかのCRCを計算するための信号である。

コネクション12および13上に現れた信号群は、レセプシ
ョン・プロトコルを選択する機能をいずれかの動作モー
ドに適する調時信号をコネクション14,15,6aに送ること
により遂行するマルチプレクサRMAに到達する。

ワイヤ９を通じて受けた入力データの正確なサンプリン
グのために使われるクロック信号は、コネクション15を
通じてブロックRSIに到達する。ブロックRSIは、プロト
コルH221によりFAS（Frame Alignment Signal）と呼ば
れ、受けたオクテットを正確に整列させる、特定の同期
言語を探索するタスクを有している。オクテット整列作
業は、ワイヤ16上に適当な信号を送ることにより得られ
る、ブロックRTBに受け入れられたビットを指示する信
号のフエージング（位相調整）を要する。

オクテット整列を達成した後、フレーム・ストラクチュ
アーに関する有意な情報が、コネクション17に現れる。
この瞬間から、回路制御は、最初フレーム整列を求め、
次いでプロトコルH221により特定された適切な手段を遂
行することによりマルチフレーム整列を求めるブロック
RMFにより行われる。一旦該整列に関連するシークエン
スが妥当であると認められると、RMFはコネクション18
に、フレームおよびマルチフレーム・ストラクチュアー
内に受け入れられたデータの位置を指示する信号群のフ
エージングのための信号群を供給するが、これらの発信
群は、以下に説明するブロックRCTにより発生されるも
のである。

ブロックRMFはまた、プロトコルH221によりBAS（Bit ra
te Allocation Signal）と呼ばれる言語中に、事による
と生じ得るエラー訂正のための回路も含んでいる。それ
を得るため、RMFはBASと、プロトコルH221により定義さ
れた、生成元多項式（generator polynomial）のため
に、送信機により計算された適切なパリテイとを含む16
ビットの言語の除算の残余を計算し、それをコネクショ
ン19を通じブロックRMに送る。このブロックは、コネク
ション20を通じ、訂正すべき言語BAS中の起こり得るビ
ットの位置に関する情報を返還する。ブロックRMは、RO
Mメモリーを含む、その内容は、BAS言語に由来する起こ
り得る全ての残余、プラス１、２あるいは３個のエラー
によつて影響された関連パリテイを計算し、これらの残
余を、単一の語BAS中の誤りのビットに対応する位置に
何らかのものを有する何らかの２進語と関連付けること
により定められている。エラーが３個の場合、特定の構
成がコネクション20に現れ、その構成は容易に認識さ
れ、訂正の不可能性を合図する。実際若し２個以上のエ
ラーが生じると自己訂正は不可能で、コネクション１を
通じ外部マイクロプロセッサにこれを知らせることが出
来る。

ブロックRCTは、既述のように、３個の主要な機能を果
たす。それは、160オクテットで形成されるサブマルチ
フレーム内のオクテットの数を数える。計数結果は、コ
ネクション21を通じ、ブロックRMFに送られ、そこで同
期維持のチェックのために使われる。

第２の機能として、ブロックRCTは、データ（直列また
は並列）および『割り込み』信号群の入力様式（modali
ty）の制御のために使われるフレーム同期信号群を発生
する。

最後の、第３の機能として、ブロックRCTは、受信部に
関連し、また受信機のエラーの存在に関連する『割り込
み』信号群を発生する。コネクション２において、RCT
は、試験、リセット、同期および内部レジスタへのアク
セスをイネイブルする信号群を受け取り、『割り込み』
およびマスキング信号群を返還する。コネクション１を
通じ、外部マイクロプロセッサは内部レジスタに届くこ
とが出来る。

ブロックRCRは、H221仕様によるコードCRCに基づくエラ
ー合図プロトコルを実行する。コネクション14を通じ、
RCRは、RMAによつて選択された調時情報を受け、コネク
ション17を通じ、その上でそれがCRCを計算、さらにCRC
を比較することの出来るデータも受ける。計算結果は、
コネクション１を通じ、外部マイクロプロセッサがこれ
を読み取ることが出来る。

ブロックRSOは、RSIによりコネクション22上に供給さ
れ、RSOが受け取つたデータを直列型に変換するタスク
および、それらをワイヤ6b上で外側で利用可能なように
するタスクを有している。マルチプレクサRMAのコネク
ション6a上の出力にはワイヤ6b上のデータの調時信号群
があり、ワイヤ6c上、ブロックRCTの出力にはフレーム
同期信号がある。コネクション6aおよびワイヤ6b,6c
は、第１図中、６で示されるマルチプルコネクションを
形成する。

送信機TXのブロック・ダイヤグラムは、第３図に示され
ている。クロックおよび同期信号は、コネクション71a
を通じて、標準64kbit/s動作モードに適する内部調時信
号を発生するブロックTTBに到達する。

コネクション71aはまた、256kbit/sプロトコルIOMにし
たがう動作モードに適する内部調時信号を発生する、TT
Bと類似のブロックTTAにも入る。

コネクション32および33上で利用可能とされている、TT
BおよびTTAによつて発生された信号群は、それぞれ、単
一ビットに適するクロック信号、オクテット内側で受け
られたビットの位置を指示する信号、オクテットに適す
る互いに正しく位相偏移された幾つかのクロック信号、
およびマスキング信号、クロック信号およびリセット信
号である幾つかのCRCを計算するための信号群である。

コネクション32および33上に現れた信号群は、ブロック
TMAに到達し、TMAは、伝送プロトコルを選択する機能
を、いずれかの動作モードに適する調時信号をコネクシ
ョン34,35および7aに送ることにより、遂行する。

ワイヤ10の出力で発信された正確な入力データ伝送のた
めに使われるクロック信号群は、コネクション35を通じ
てブロックTSOに到達する。ブロックTSOは、コネクショ
ン42およびワイヤ37を通じて到達するデータを、直列型
に変換し、その後それをワイヤ10上で利用可能なものに
する。

ブロックTCTは、３個の主要な機能を遂行する。それ
は、160オクテットのサブマルチフレーム内のオクテッ
トの数を数える。計数結果は、コネクション41を通じ、
ブロックTMFに送られ、そこでワイヤ37上のデータを正
確に位置させるために使われる。

第２の機能として、ブロックTCTは、ワイヤ7b上にデー
タ発信（直列または並列）の様式（modality）の制御の
ために使われるフレーム同期信号群を発生し、また、コ
ネクション３上に幾つかの割り込み信号群を発生する。

最後の、第３の機能として、ブロックTCTは、伝送部に
関連する割り込み信号群を発生する。コネクション３に
おいて、TCTは、試験、リセット、同期および内部レジ
スタへのアクセスをイネイブルする信号群を受け取り、
割り込みおよびマスキング信号群を返還する。コネクシ
ョン１を通じ、外部マイクロプロセッサは内部レジスタ
に達することが出来る。

ブロックTCRは、H221仕様によるコードCRCに基づくエラ
ー合図プロトコルを実行する。コネクション34を通じ、
TCRは、TMAによつて選択された調時情報を受け、コネク
ション41を通じ、その上でそれがCRCを計算することの
出来るデータを受ける。計算されたCRCは、ワイヤ36を
通じ、他の信号群と混合されるため、TMFに送られる。

サブチャンネル１〜７に関連する伝送されるべきデータ
は、ブロックTSIに入る。それらは、クロック信号とと
もに、コネクション71fを通じ直列型で、また外部マイ
クロプロセッサから到達するコネクション１を通じる並
列型の両方で供給することが出来る。

ブロックTSIは、コネクション39を通じるブロックTMFの
信号群の制御下で、コネクション42の出力においてサブ
チャンネル１〜７の直列または並列型で受けたデータ
を、トランミツション・プロトコル（64kbit/sあるいは
256kbit/s）にも配慮して転送し、またワイヤ38上で、
起こりうるブロックTMFによる操作のためのサブチャン
ネル８のデータを転送する。周知のように、サブチャン
ネル８には、同期言語FAS、関連するパリテイを有する
言語BASおよび補助チャンネルAC（Application Channe
l）が伝送されている。

ブロックTMFは、プロトコルH221で特徴ずけられた該情
報を混合し、またそれを適当な瞬間にワイヤ37上に現す
ためのものである。言語FASは、ブロックTMFに結線（wi
red）され、言語BASは、プロトコルで定義された適当な
多項式の係数を使うことでTMFにより計算され、それは
また適当な瞬間にワイヤ37上に送られる、一方チャンネ
ルACに関連するデータは外部マイクロプロセッサにより
コネクション１上に、あるいはTSIにより直列型でワイ
ヤ38上に供給される。ワイヤ37上に、データが発信すべ
きものとして存在する瞬間に関連する情報は、コネクシ
ョン41によりブロックTCTに供給される。

第１図中、IPとされたブロックは、第４図に示される。

それは、アドレスと、そのアドレスに基づくインターフ
エイス内のレジスタの制御信号群、およびコネクション
1a上のマイクロプロセッサにより供給される制御信号群
を発生するタスクを有する幾つかのデコーデイング回路
を含むDECとして示されるブロックを含んでいる。同じ
コネクション1a上には、マイクロプロセッサにより制御
されていない信号を、外側から、二つの起こりうるイン
ターフエイス動作モード、即ち自律動作あるいは外部マ
イクロプロセッサ制御による動作の選択のために送るこ
とが出来る。

コネクション2bを通じて、DECは、受信機から受信機を
表す幾つかの信号群およいエラー割り込み信号群、なら
びにプロトコルH221のビットＡおよびＥを表す二つの信
号を受ける。該ビットは、通常受信機レジスタ中のマイ
クロプロセッサにより読み取られる。若し逆にインター
フエイスが自律的に動作するなら、それらは二つのピン
の外側で利用可能とされるためブロックDECにもたらさ
れる。

コネクション3bを通じて、DECは、送信機からその割り
込みを表す幾つかの信号群を受ける。

この割り込み信号群は、DECで混合され、コネクション1
bを通じ単一ワイヤ上で、マイクロプロセッサに送られ
るが、そこにはデータ交換を同期させる信号が存在して
いる。

コネクション51上では、REGとして示されるブロックに
含まれる受信機および送信機に共通のレジスタのための
制御およびアドレス信号群が発信され、コネクション2b
上では、受信機レジスタのための信号群が、またコネク
ション3b上では、送信機レジスタのための信号群が発信
されている。

ブロックREGは４個のレジスタを含み、その個が試験の
ために使われるもので、１個が構成レジスタである。

３個の試験用レジスタの内、２個が試験データを含み、
１個が試験のタイプに関連するデータを含んでいるが、
これはワイヤ８上でデータ再循環制御のため発信され
る。

構成レジスタは、受信機および送信機が、プロトコルH2
21のフレーム・ストラクチユアに特徴的である、選択さ
れた動作モードおよび幾つかの機能［例えば、CRC計
算、マルチフレーム計数その他］にしたがい、イネイブ
ルあるいは禁止されるべく構成されることを許容する。

レジスタ出力は、コネクション2aを通じて、受信機に、
またコネクション3aを通じて、送信機に導かれる。コネ
クション群1aおよび1b、2aおよび2b、3aおよび3bは、そ
れぞれ第１図のコネクション群1,2,3を形成する。

第２図で、RCTとされるブロックは、第５図のブロック
・ダイヤグラムでより詳細に示される。

コネクション2a上に、オクテット・クロック信号群が届
き、それはオクテットおよびフレーム計数器RCFに送ら
れ、その結果RCFは全受信機のための調時信号群を発生
する。計数は、ロジックRLSが発信するワイヤ55上の信
号により同期的な方法で開始され、ワイヤ2a上に存在す
る信号によりリセットされ、かつワイヤ18b上の、オク
テット同期に達成したことを合図する信号により制御さ
れる。この逆に、フレーム同期が完了したことを合図す
る信号は、コネクション18aを通じて到達し、開始値を
計数器RCFにロードさせる。フレーム計数器状態は、コ
ネクション1aを通じて行なわれる適当なリクエストで外
部マイクロプロセッサにより検査することが出来る。

行なわれた計数を表す、RCFから出てゆくビットは、コ
ネクション21bで利用可能なものとなり、受信機の残り
の回路によつて使われる。コネクション52上に存在する
該ビットの一部は、続くサブマルチフレーム計数器RCM
に導かれ、RCMは、到達するフレームが偶数であるか奇
数であるかを示すために信号を供給し、ワイヤ21a上に
適切な合図を与える。

コネクション21bはまた、マルチプクサRMPにも接続され
ており、RMPは、受けた信号を、ワイヤ6c上で利用可能
な可変デユーテイ周期を有するフレーム同期信号を発生
するために使う。

補助チャンネル計数器RACは、ワイヤ53上の入力で受け
たクロック信号パルス群をモデユロ８（modulo8）で計
数する。該パルス群は、ワイヤ2c上に存在するオクテッ
ト・クロック信号に基づき、フレーム計数器RCFが、コ
ネクション54上で利用可能なものとしている値を考慮し
て、条件付けロジックRLCによつて発生されるものであ
る。さらに特定的には、RLCは、ワイヤ53上に、補助チ
ャンネルACに対応してオクテット16に始まりオクテット
80に至る位置にある８個のクロックパルス群（８オクテ
ット毎に１個）を発生する。RACにより行われた計数
は、コネクション1aを通じて外部マイクロプロセッサに
より読み取られる。

ブロックRGIは、二つの異なる起源を有し得る『割り込
み』信号を発生する、一つはロジックRLCの出力におけ
る遷移に対応するもので、もう一つはコネクション1aを
通じて受けた受信機内側のエラー状態に対応するもので
ある。ワイヤ2b′上の割り込み信号は、次いで送信機の
割り込み信号と混合されるべくブロックIP（第４図）に
送られる。

ワイヤ2a上には、試験フエイズ中使われるべき適当なバ
リナリー構成を計数器RCFにローデイングするためのマ
イクロプロセッサからの信号も送ることが出来る。

第２図中、RCRで示されるブロックは、第６図のブロッ
ク・ダイヤグラムで、より詳細に示される。

ワイヤ17aは、そこでCRCが計算される直列のデータ・フ
ローを運ぶ。ブロックCREは、CRCを、コネクション14a
にあるクロックおよびリセット信号よりなる調時信号群
を使つて、通常の方法で計算する。

計算されたCRCコードは、ブロックCCMに送られるためコ
ネクション60上に供給されるが、CCMは、それを記憶
し、同一のデータ・セツトのための遠隔送信機によつて
計算され、コネクション17bを通じて受けたコードと比
較する。受けたコードが正確であるか誤りであるかを示
す比較結果は、ワイヤ61上の出力に供給される。それ
は、外部マイクロプロセッサに利用可能なものとされ、
またコネクション１上のロジックRGI（第５図）に割り
込むため後続のブロックCCEに含まれている適当なレジ
スタに格納される。エラー信号格納のための調時信号群
は、ブロックCCEにコネクション14bを通じて供給され
る。

最後に、ブロックCCRは、プロトコルH221に関連する情
報、即ち、奇数フレームの最初の８個のオクテットに含
まれるビット群ＡおよびＥに関連する情報を格納する。
その上、CCRは、全てのCRCビット群が、高いロジック・
レベルにあるかどうか、遠隔送信機がCRC計算を中断し
た時、どの様な条件が生じるかをチェックする。これら
の信号群は、コネクション17b上で１オクテットについ
てのみ妥当であるので、それらの格納はコネクション14
b上に存在する調時信号群に基づいて行われる。格納さ
れた情報は、次いで、コネクション１を通じ外部マイク
ロプロセッサに利用可能なものとされる。

第２図でRMFとして示されたブロックは、第７図のブロ
ック・ダイヤグラムでより詳細に示される。

フレーム同期が、現実に達成されたかどうか、あるいは
偶然に失われてしまつたかをチェックするために、３ビ
ット（８個の可能な状態）を有する有限状態オートマト
ンMSFを使い、プロトコルH221に定義された適当な手順
がなされる。フレーム同期は、ある偶数のフレーム中
で、７ビットよりなる言語FASが認識され、それに続く
フレーム中で、言語FASを完結し、それをFAWとする第８
ビットが認識され、最後に、後続のフレーム中で、言語
FASが認識されたとき達成されたものと考えられる。若
し、これらの３段階の一つにおいて、認識がなされなけ
れば、本当の最初から開始しなければならない、そうで
なければ、フレーム同期に対するロックが妥当と考えら
れる。

この点から、フレーム同期のあり得る喪失をチェックす
ることが出来る。この喪失は、若し、引き続く３時点
で、回路が言語FAW、即ち、ある偶数のフレーム中での
言語FAS、後続の奇数フレーム中で、第８の完結ビット
を認識しなければ、現実のものとされる。

この有限状態オートマトンは、ブロックRSI（第２図）
がワイヤ16を通じて送られる適当な合図によりオクテッ
ト同期に達したときRSIにより起動される。この瞬間か
ら出発して第７図のオートマトンRMFは、フレーム同期
を求めてコネクション17aに到達する信号群を検査し始
める。該信号群は、第８オクテット・ビットで受けら
れ、ブロックRSI（第２図）で発生され、かつ言語FASの
完結ビットにある言語FASの存在を表す１ビットよりな
る。該信号群の最適サンプリング瞬間は、コネクション
21に存在する調時信号群により得られる。ワイヤ18b上
で達成されたフレーム同期信号は、ブロックRCT中のブ
ロックRCF（第５図）に含まれるオクテット計数器を同
期させる。

フレーム同期が達成されなかつたり、失われた場合、ワ
イヤ17bを通じてブロックRSI（第２図）にある合図が送
られ、RSIは回路をオクテット同期を求めるようにリセ
ットし、他の位置に第８ビットを探索するようにする。

外部マイクロプロセッサは、コネクション１を通じて、
有限状態オートマトンMSFの３状態ビットを読み取り、
その時間的進展をチェックする。同期達成条件を表す第
３状態ビットは、ワイヤ70を通じて、これもマルチフレ
ーム同期を制御出来る有限状態オートマトンよりなるブ
ロックMSMに送られる。この場合、ワイヤ72上にマルチ
フレーム同期言語の存在を合図する適当なビットが認識
されるや否や、それ以上何らのチェックなしに、同期が
妥当とされる。ワイヤ18a′に達した同期の信号は、ブ
ロックRCT（第５図）に含まれるフレーム計数器RCFを同
期させる。

この瞬間から、MSMは、３連続時点について、マルチフ
レーム同期結果が失われたかをチェックし始める。MSF,
MSMについて既述したように、状態ビットは、コネクシ
ョン１を通じて、外部マイクロプロセッサに読み取られ
ることが出来る。

ブロックMAWは、そこにコネクション17aに存在するマル
チフレーム・ストラクチユアに関する、受け取つた情報
が直列的にロードされている16−ビットのレジスタを収
容している。該情報はMAWによつて認識可能な、また、
その存在がワイヤ72を通じて、MSMに伝達可能であるマ
ルチフレーム同期言語を含んでいる。

コネクション１を通じて、外部マイクロプロセッサは、
そこにマルチフレーム・ストラクチユアに関するデー
タ、即ち現在のマルチフレームに番号を付けるビット、
その番号付けが能動的であるかどうかを示すビット、お
よびその他の予備的なビット、が格納されているMAWに
収容されている、幾つかのレジスタを読み取ることが出
来る。マルチフレーム情報回復のための調時信号群はコ
ネクション21を通じて到達する。

ブロックMAWは、コネクション17aから、遠隔送信機によ
り計算した言語BASおよびそのパリテイに関するデータ
を回復し、該データを、その係数がプロトコルH221で定
義されている生成元多項式によつて除算する。周知のよ
うに、この除算器は、その多項式によつて特定された段
階におけるシフト・レジスタ・フイードバックよりな
る。この除算の残余は、コネクション73上で利用可能で
ある。

標準の演算では、マルチプレクサおよび言語BASのエラ
ー検出器よりなるブロックMPXが、コネクション19をコ
ネクション73に接続し、一方マイクロプロセッサのリク
エストにより、ブロックRSI（第２図）による、受け取
つたオクテットの読み取りの目的で、コネクション１を
コネクション17cと接続することが出来る。

試験フエーズの間、コネクション21はコネクション19と
接続され、一方マイクロプロセッサのリクエストによ
り、コネクション20はコネクション１と接続される。こ
れは、タイム・ベースRCT（第２図）の活用によつてコ
ネクション19上に順次アドレス群を発生させることを許
容し、また、マイクロプロセッサにコネクション20の内
容を読み出すことを許容する。

MPXに含まれている言語BASのエラー検出器は、訂正され
てしまつた１あるいは２個のエラーあるいは訂正できな
かつた３個のエラーの存在を示すロジック回路である。
このロジックは、コネクション20上の、ブロックRM（第
２図）により発生され３個のエラーがあるとき現れるコ
ードの存在により、演算することが出来るが、１あるい
は２個のエラーの場合、コードはエラーのあるビットを
表す。

言語BASの該エラーの実際の訂正は、起こりうるエラー
を含む言語BASを、８−ビットのレジスタ内に格納して
いるブロックMRGにおいて、それをコネクション17aから
読み出すことによつて行われる。MRGは、コネクション2
0から、エラーのあるビットの位置を示す言語BASを受
け、エラーのあるビットの極性反転を行い、そしてその
結果を、コネクション１を通じマイクロプロセッサが読
み出すことの出来る他の８−ビットのレジスタ内に格納
する。

MRGはまた、ある瞬間コネクション17aに存在している補
助チャンネルACに関連するデータを格納する、マイクロ
プロセッサが読み出すことの出来る、８−ビットのレジ
スタを含んでいる。言語BASおよびACに関連するデータ
の最適読み出し瞬間に関する情報は、コネクション21に
存在している調時信号群から得られる。

第２図でRSIとして示されたブロックは、第８図のブロ
ック・ダイヤグラムでより詳細に示される。

ワイヤ９に到達する直列のフローは、ワイヤ15bに存在
している信号により調時されている８−ビット・シフト
・レジスタSREによつて並列型に変換される。８−シフ
ト・ステップ毎に、出力80i,81i,…,87iにおけるデータ
は、８個のセルを有するSR8の唯一の例外を除き、それ
ぞれ７個のセルを有する８個のシフト・レジスタ、SR1,
SR2,…,SR8のバンク内に格納される。この格納は、ワイ
ヤ15cに存在しているクロック信号により調時されてい
る。

レジスタ、SR1,SR2,…,SR8のおのおのは、同期言語FAS
に対応する良く決定されたバリナリー構成を認識するた
めの結合（連音変化）回路を内蔵している。ワイヤ80u,
81u,…,87uに接続された、これらの結合（連音変化）回
路の出力は、同期言語が認識されたとき、それらのロジ
ック・レベルを変化し、コネクション15aに存在してい
る信号により制御されているマルチプレクサSRMの入力
に送られる。

引き続いてSRMは、レジスタのバンクの出力80u,81u,…,
87uにおいて信号群を走査し、それらを出力88に転送す
る。後者は、同期言語がレジスタ、SR1,SR2,…,SR8に存
在しているか、あればどのレジスタに存在しているかを
検証する１ビット有限状態オートマトンSMSに入る。こ
の同期言語同定が生じたことは、ワイヤ16上の適当な信
号により、計数器群をタイム・ベースRTB（第２図）で
同期させるSRMにより表示される。この様にして、コネ
クション15（15a,15b,15c）に存在している調時信号群
の位相は、同期言語を含むチャンネルをレジスタSR8に
もたらすために、変化させられる。有限状態オートマト
ンSMSに対する調時は、コネクション15aに存在している
信号により行われる。

該演算は、オクテット同期が確立することを認める、つ
まり同期言語がSR8に見出された瞬間において生じるこ
との立証を可能とするので、コネクション17aには、言
語BAS、FAS、ACなど、を含むチャンネル８のデータが確
実に利用可能とされている。該データの幾つかのもの
は、８−ビットよりなるので、SR8は、８個のステージ
を有している。

コネクション22には、受け取られ、並列型に変換された
データが、そこでそれらが直列の出力に適応される、ブ
ロックRSO（第２図）に転送されるべき利用可能とされ
ている。

出力17bには、ワイヤ９の入力で受け取られ、９クロッ
ク間隔で遅延され、かつCRC計算のために使われる直列
型のデータ・フローも存在している。

第２図で、RTBとして示されたブロックは、第９図のブ
ロック・ダイヤグラムでより詳細に示される。

それは、ワイヤ61aで受け取られた64kHzクロック信号に
基づきオクテット内のビットに番号を付けるモヂュロ−
８計数器よりなるブロックRTCを含む。この計数器から
出てゆく３ビットは、コネクション12aに存在してい
る。

RTCは、ブロックRTXから、ワイヤ90を通じて受けた並列
ローデイング信号により同期可能である。このブロック
は、二つの同期可能性間の選択を可能とするマルチプレ
クサを含んでいる。第１の選択は、ブロックRSI（第２
図および第８図）により内部的に発生され、ワイヤ16に
存在している信号を利用することであり、その他のもの
は、インターフエイスの外側から到達する、正確なオク
テット調時を指示する、ワイヤ61bに存在している信号
を使用することである。この選択は、マイクロプロセッ
サにより発生され、ワイヤ61cに存在している信号に依
存する。

コネクション12bの出力には、１クロック間隔で互いに
位相偏移されている２個のオクテット・クロック信号が
存在している。該信号は、その上にインターフエイスの
残りのものの調時が依存しているもので、コネクション
91で供給された計数器RTCの３ビット上で動作している
デコーダおよび位相偏移を行うフリップ・フロップより
なるブロックRTOにより発生されている。

同様に、RTRは、コネクション12cに、コネクション92に
存在している調時信号で、ブロックRCR（第２、第６
図）により発生されているCRC計算のためのビット・マ
スキング信号およびリセット信号を発生する。

第２図でRTAとして示されたブロックは、第10図のブロ
ック・ダイヤグラムでより詳細に示される。

それは、モデュロ−64計数器よりなるブロックRTDを含
み、そこでは、プロトコルIOMが選ばれた場合、３個の
最有意なビットが、ワイヤ61aで受け取られた256kHzク
ロック信号の関数として受けた、オクテット内のビット
に番号を付けるのに使われる。この計数器RTDから出て
ゆく３ビットは、コネクション13aに存在している。RTD
は、ワイヤ61bを通じて受けた並列ローデイング信号に
より同期させることが出来る。

デコーダRTYは、ワイヤ61dに存在している信号のロジッ
ク・レベルの関数として、計算器の値０から始まる第１
あるいは第２の16クロック間隔に関連する能動信号を、
計数器RTDによりコネクション100に供給された２個の最
有意なビットを使って発生する。このようにして、プロ
トコル10MのチャンネルB1あるいはB2間の選択がなされ
得る。RTYによりコネクション101に発生された該信号
は、ブロックRTPにより、１クロック間隔で互いに位相
偏移されている二つのオクテット・クロック信号を発生
するのに使われ、コネクション13b上のインターフエイ
スに、１位相にあるオクテットをサンプリングし、それ
を続く位相で処理するための信号群を供給するようにす
る。RTPは、RTYにより供給された調時信号のもとで演算
することにより計数器RTDの値62を検出するデコーダの
みならず位相偏移を行うフリップ・フロップをも含んで
いる。

RTPと類似のブロックRTSは、ブロックRCR（第２および
第６図）により発生されているCRC計算のためのビット
・マスキング信号およびリセット信号を発生する。

このマスキングは、64kbit/s標準演算ならびにプロトコ
ルIOMによる演算について対し、遠隔送信機により計算
されたCRCの４ビットが受信されることを防ぐためRec.H
221によつてもくろまれたもので、ここから、局部CRC計
算と考えられる。

第４図でDECとして示されたブロックは、第11図のブロ
ック・ダイヤグラムでより詳細に示される。

ブロックDDRは、マイクロプロセッサ書き込みのための
直接アクセス・レジスタである。それは５個のセルより
なり、その内の３個は、異なるインターフエイス位置に
割当てられた他の８個のレジスタのためのアドレスを格
納するために使われている。これらのレジスタ群は、受
けたデータ、伝送すべきデータの両方、チャンネルAC、
BAS、受信機／送信機フレームおよびマルチフレーム計
数器などに関連するデータを含んでいる。該３個のセル
の出力におけるアドレス群は、コネクション111上に現
れ、デコーダDDCに入る。

DDRの４番目のセルは、送信機のための起動ビットを含
み、５番目のセルは、インターフエイス試験のために使
われるビットを含む；両ビットは、コネクション1b′上
で利用可能である。マイクロプロセッサは、コネクショ
ン1aを通じてDDRへの書き込み動作を行う。

ブロックDIRは、コネクション2b′,3b′を通じて到達す
る、異なる送信機、受信機、およびエラー割り込み信号
を混合し、得られた信号をコネクション1b′に送る。

ブロックDSYは、コネクション2b″でマイクロプロセッ
サの制御信号、即ち、『チップ・セレクト』、『読み出
し／書き込み』、『コマンド・データ』および『データ
・ストローブ』と呼ばれる信号群を受けるデコーダで、
それらの値の関数で、内部ロジックの異なる部分を選
ぶ。

チップ・セレクト信号は、インターフエイスをイネイブ
ルし、読み出し／書き込み信号は、マイクロプロセッサ
が読み出しあるいは書き込み動作を行なつているかどう
かを特定し、コマンド・データ信号は、ワイヤ110上の
信号により可能とされる、マイクロプロセッサのレジス
タDDRへの、あるいは８個の間接アクセル・レジスタへ
の直接マイクロプロセッサ・アクセスを認め、最後に、
データ・ストローブ信号は、読み出しあるいは書き込み
中のデータの妥当な期間を指示する。

ブロックDSYは、データ交換非同期プロトコルをこの様
に実行することにより、マイクロプロセッサに向けられ
たコネクション1b″上のデータ肯定信号を有するデータ
・ストローブ信号に応答する。ブロックDSYはまた、割
り込み条件をリセットするためのロジックも含んでい
る。それは、ブロックDDRの書き込みフエーズ中、コネ
クション1aを通じマイクロプロセッサから送られた３つ
のビットよりなる信号を使用し、それをコネクション1
b″を通じ、送信機、受信機、およびエラー割り込み生
成のためのロジックに向け送る。

最後に、デコーダDDCは、コネクション1b″上の読み出
し／書き込み信号を活用することにより、コネクション
111上に到達した３ビットを解読し、それらを書き込み
における８イネイブリング信号および読み出しにおける
８イネイブリング信号を発生するために使用する。出力
信号はコネクション51,2bb,3b″に現れる。

第４図でREGとして示されたブロックは、第12図のブロ
ック・ダイヤグラムでより詳細に示される。

既述のように、REGは４個のレジスタを含み、その内、C
HTは、ワイヤ51a上の信号を通して選ばれた１個の８ビ
ット間接アクセスレジスタを含む、そこにマイクロプロ
セッサがコネクション1aを通じて、回路試験のため送信
機、受信機の両方の中に含まれている計数器をローデイ
ングするための言語の８個の最有意ビットを書き込んで
いる。該ビットは、それぞれ受信機および送信機に向か
うコネクション2a,3aに発信される。

ブロックCLTは、ブロックCHTと等しいが、試験言語の最
小有意ビットを含んでいる。それはワイヤ51b上の信号
を通して選ばれ、出力ビットをコネクション2a,3aに発
信する。

ブロックCMDもまた、１個の８ビットレジスタで、ワイ
ヤ51c上の信号を通して選ばれたものであり、そこには
正常な演算条件下での回路構成のためのビットが格納さ
れている。これらのビットの内、一つは回路がH221フレ
ームを構成しているかどうか、一つはチャンネルACが直
列型で供給されているか、並列型で供給されているか、
一つは外線に受信機のためのオクテット同期が存在して
いるか、一つは送信機のCRC計算がイネイブルされてい
るか、等を特定するものである。それらは送信機および
受信機に、コネクション2a,3aを通じて送られる。

ブロックCMDは、外側からワイヤ51eを通じて初期化信号
を受け、それにより標準演算条件に整えられる。この方
法では、コンポネントを構成するためにレジスタに作用
することは不要である。該特徴はとりわけ、自律的演算
のため有用である。

最後に、ブロックCTTは、回路試験のための制御情報を
含むレジスタである。マイクロプロセッサは、コネクシ
ョン1aを通じて、レジスタを読出し、そして選択がワイ
ヤ51d上の信号を通して行われる。CTTはワイヤ８上に受
信機出力の再循環を、受信機自身内でイネイブルする信
号を送る。

ブロックCTTは、受信機および／または送信機の計数器
をレジスタCHTおよびCLTの内容でロードすることをイネ
イブルする幾つかのビットを含んでいて、１ビットは、
受信機のROM RM（第２図）の出力を、その内容のチェッ
クを可能とするもので、他のビットは、受信機有限状態
オートマトンがリセットすることを可能とするもの等で
ある。ワイヤ51e上の信号は、スタートから全ての試験
機能を禁止する。

第３図でTCTとして示されたブロックは、第13図のブロ
ック・ダイヤグラムでより詳細に示される。

コネクション3aに到達したオクテット・クロック信号
は、その結果として全送信機のための調時信号を発生す
るフレームおよびオクテット計数器TCFに送られる。こ
の計数は、ロジックTLSによつて同期的に開始され、ワ
イヤ3aに存在する信号によつてリセットされ、そしてワ
イヤ1b上のレジスタDDR（第11図）に書き込まれたビッ
トの状態に関連し、マイクロプロセッサによつて送信機
の同期的起動のために使われる信号によつて制御され
る。ブロックTCFに含まれる計数器は、この反応に起動
時にリセットされる。

試験フエーズの間の計数器の高速のインクリメントにつ
いてのデータは、コネクション3b上に存在する。フレー
ム計数器の状態は、コネクション1aを通じて行われる適
当なリクエストで外部のマイクロプロセッサにより読出
される。

行われた計数結果を表す、TCFから出て行くビットは、
コネクション41c上で利用可能とされ、残りの送信機回
路によつて使われる。コネクション131に存在する該ビ
ットの一部は、引き続くマルチフレーム計数器TCMに送
られ、TCMは、マルチフレーム・ストラクチユアの構成
のための調時信号を発生して、出て行くフレームに０か
ら15の番号を付けるのに使われる信号を供給する。この
調時信号も、コネクション41c上に現れる。

コネクション41cはまた、マルチプレクサTMPにも接続さ
れ、そこでは受けた信号が、ワイヤ7b上で利用可能な、
可変デユーテイ周期を有するフレーム同期を発生するた
めに使われる。

補助チャンネル計数器TACはモデユロ８と一緒に、ワイ
ヤ132上の入力で受けたクロック信号パルスを計数す
る。該パルスは、ワイヤ3c上に存在するオクテット・ク
ロック信号に基づき、フレーム計数器TCFがコネクショ
ン133上で利用可能としている値を考慮して条件付けロ
ジックTLCにより発生されるものである。更に特定的に
は、TLCは、ワイヤ132上に、補助チャンネルACに対応し
てオクテット16に始まりオクテット80に至る位置にある
８個のクロック・パルス（８オクテット毎に１個）を発
生する。TACにより行われた計数は、コネクション1aを
通じて外部のマイクロプロセッサにより読み出される。

ブロックTGIは、ロジックTLCの出力での偏移に対応した
起源を有する割り込み信号を発生する。このワイヤ3b′
上の割り込み信号は、次いで受信機割り込み信号と混合
されるためブロックIP（第４図）に送られる。

信号群はさらに、マイクロプロセッサにより、試験フエ
ーズの間に使われる奇数器TCMへの適当なバイナリー構
成のローテイングのためワイヤ3b上に送られる。

第３図でTCRとして示されたブロックは、第14図のブロ
ック・ダイヤグラムでより詳細に示される。

ワイヤ10は、その上でCRC計算がされなければならない
直列データ・フローを搬送する。ブロックCTEは、CRC
を、クロックおよびリセット信号よりなる、コネクショ
ン34上に存在する調時信号群を使って通常のモードで計
算する。

計算されたCRCコードは、コネクション140を通じてそれ
を記憶し直列型でワイヤ36に供給するブロックCTMに送
る。このワイヤ36上のデータ出力の適当な瞬間を特定す
る調時信号はコネクション41を通じてブロックTMA（第
３図）により供給される。

第３図でTMFとして示されたブロックは、第15図のブロ
ック・ダイヤグラムでより詳細に示される。

このブロックは基本的に、５個のレジスタTFA,TFB,TCP,
TBS,TCXと１個のマルチプレクサTMXとよりなる。

レジスタTFAは、結線型で言語FASを含む。ワイヤ151上
信号の働きで、この言語は、マルチプレクサTMXならび
に他の４個のレジスタの他の出力群にも接続されている
コネクション156に現れる。

ブロックTCPは、言語BASのパリテイ計算に使われるシフ
ト・レジスタである。調時信号はコネクション41mを通
じてブロックTCT（第３図）から到達する。言語BASは直
列型でワイヤ157に入る。計算されたパリテイ言語は、
ワイヤ152上のマルチプレクサのリクエストによりコネ
クション156に現れる。

シフト・レジスタTBSは伝送されるべき言語BASを含む。
外部マイクロプロセッサは、この言語を、可能とするワ
イヤ41gを通じ、TBSに書き込み可能とすることにより、
コネクション１を通じて書き込む。言語BASは、ワイヤ1
53上に送られたTMXのリクエストにより並列型でコネク
ション156に現れる。ワイヤ157に出て行く言語BASの直
列化のための調時信号は、コネクション41mを通じて供
給される。

レジスタTCXは、伝送されるべき補助チャンネルACの値
を含む。外部マイクロプロセッサは、この値を、可能と
するワイヤ41hを通じTCXに書き込み可能とすることによ
り、コネクション１を通じて書き込む。チャンネルACの
値は、ワイヤ154で、送られたTMXのリクエストにより並
列型でコネクション156に現れる。

レジスタTFBは、伝送されるべきマルチフレーム・スト
ラクチユアに関連するデータを含む。外部マイクロプロ
セッサは、このデータを、可能とするワイヤ41iを通じT
FBに書き込み可能とすることにより、コネクション１を
通じて書き込む。このデータは、ワイヤ155で送りこま
れたTMXのリクエストにより並列型でコネクション156に
現れる。

マルチプクサTMXは、ワイヤ151,…,155を通じてリクエ
ストされ、定められた瞬間にコネクション156に現れる
データを、ワイヤ36および38に存在する信号と混合す
る。ワイヤ36上には、直列型でCRCに関連するブロックT
CR（第３図）で計算された値があり、一方ワイヤ38上に
は、サブチャンネル８がある。

コネクション41に存在する調時信号群の制御下に、TMX
は、サブチャンネル８の適当な瞬間群にBAS、FAS、パリ
テイ、CRCおよびACデータを、配置することによりフレ
ーム・ストラクチュアを形成する。

それはまた、マルチフレーム・ストラクチュアをも形成
する。マルチフレーム同期言語は、ブロックTMX内側に
結線されており、１偶数フレームの最初のオクテットの
ビット８として定められた瞬間に伝送される。

切り換えられたデータは、ワイヤ37上に現れ、一方コネ
クション39には、ブロックTSIからブロックTSO（第３
図）に出てゆくオクテットの転送のための調時信号があ
る。

第３図でTSIとして示されたブロックは、第16のブロッ
ク・ダイヤグラムでより詳細に示される。

ブロックRY3は、ワイヤ71f′上で直列型のデータを、ワ
イヤ71f″上で適切なクロック信号を受けるシフトレジ
スタである。RY3はその出力に、データを並列型で、マ
ルチプレクサSX2およびバッファ・レジスタRY2に接続さ
れているコネクション163に発信する。このレジスタ
は、プロトコルIOMが使われ、そのデータが位置B2に配
置された時伝送されるべきデータを一時的に格納するた
めに使われる。この様にして、レジスタRY3は新データ
を受ける。RY2はコネクション164に接続されている。RY
2は、ブロックTMFからワイヤ39cに現れた信号によりロ
ードされている。マルチプレクサSX2は、64kbit/s標準
演算と、コネクション163からのデータを抽出すること
によるプロトコルIOMのB1、あるいはコネクション163か
らのデータを抽出することによるプロトコロルIOMのB2
での（演算）との間の選択を許容する。この選択は、ワ
イヤ39bで受けた信号に基づき行われ、その出力はコネ
クション161上で利用可能とされる。

ブロックRY1は、その入力でデータを並列型で受けるレ
ジスタである。その中に、マイクロプロセッサは、コネ
クション162上で利用可能となる伝送すべきデータを、
コネクション１を通じて書き込むことが出来る。ブロッ
クSX1はマルチプレクサで、直列型で受けたデータに関
連するデータを、コネクション161上の並列型のデータ
として、またコネクション162を通じて、並列型で受け
たデータに関連するデータを受け、前者または後者のデ
ータを、ワイヤ39a上の信号のロジック・レベルに応じ
出力に転送する。さらに特定的には、コネクション42に
接続されている出力には、サブチャンネル１ないし７に
配置されたデータがあり、一方ワイヤ38上には、サブチ
ャンネル８に配置されたデータがある。

第３図でTTBとして示されたブロックは、第17図のブロ
ック・ダイヤグラムでより、詳細に示される。

TTBは、ワイヤ71a′上で受けた64kHzクロック信号に基
づいて伝送されるべきオクテット内側のビットに番号を
付けるモヂュロ８計数器よりなるブロックTTCを含む。
この計数器から出てゆく３ビットはコネクション32aに
現れる。

TTCはブロックTTSからワイヤ173を通じて受けた並列ロ
ーデイング信号で同期することが出来る。後者のブロッ
クは、ワイヤ71b上にオクテット同期信号の存在を検出
し、それをワイヤ71a′上にある調時信号に基づきワイ
ヤ173上に転送する。

ワイヤ32b上の出力には、ブロックTMA（第３図）を通じ
て出力直列レジスタTSO（第３図）のローデイングを制
御するオクテット・クロック信号がある。それは、コネ
クション171を通じて供給される計数器TTCの３ビットで
動作しているデコーダと、フリップ−フロップ群とより
なるブロックTTOによつて発生される。同様に、コネク
ション172に存在する信号に作用することにより、TTR
は、ブロックTCR（第３、第14図）によるCRC計算のため
のビット・マスキング信号、転送信号およびリセット信
号を、それにそれらがブロックTMA（第３図）を通じて
送られる、コネクション32cに発生する。ワイヤ71c上に
は、初期リセットのための信号がある。

第３図でTTAとして示されたブロックは、第18図のブロ
ック・ダイヤグラムでより詳細に示される。

TTAは、プロトコルIOMが使われる場合、そこで３個の最
有意ビットが、ワイヤ71a″で受けた256kHzクロック信
号に基づいて伝送されるべきオクテット内側のビットに
番号を付けるモヂュロ64計数器よりなるブロックTTDを
含む。このTTDから出てゆく３ビットはコネクション33a
に現れる。TTDは、ワイヤ71b″を通じて受けた並列ロー
デイング信号で同期することが出来る。

デコーダTTYは、計数器TTDによりコネクション180に供
給された２個の最有意ビットを使うことにより、ワイヤ
71dに現れた信号のロジック・レベルの関数である計数
器の値０から始まる、第１または第２の16クロック間隔
に対応する能動的信号を発生する。この様にして、プロ
トコルIOMのチャンネルB1またはB2による伝送を選択す
ることが出来る。TTYによりコネクション181に発生され
た上記信号は、ブロックTTPによりコネクション33bに２
個の信号、一つはクロック信号、もう一つは出力レジス
タTSO（第３図）でのローデイングおよびシフト動作を
制御するためのローデイング信号、を発生させる。TTP
はコネクション181に現れる信号を受けるフリップ−フ
ロップ群よりなる。

TTPと同様なブロックTTSは、ブロックTCR（第３、第14
図）によるCRC計算のためのビット・マスキング信号お
よびリセット信号を発生する。

このマスキングは、前以て計算され伝送フエーズにある
CRCの４ビットが、次のCRC計算に影響することを避ける
ため、64kbit/s標準演算およびIOMプロトコルによる演
算に対し、Rec.H221により提供されているものである。

上記のことは非限定的な実施例として与えられたもので
あることは明らかである。その変形および改良は添付の
特許請求の範囲より逸脱することなく可能である。

【図面の簡単な説明】

第１図は、総括ブロック・ダイヤグラム、 第２図は、第１図中、RXで示した受信機のブロック・ダ
イヤグラム、 第３図は、第１図中、TXで示した送信機のブロック・ダ
イヤグラム、 第４図は、第１図中、IPで示したブロックのブロック・
ダイヤグラム、 第５図は、第２図中、RCTで示したブロックのブロック
・ダイヤグラム、 第６図は、第２図中、RCRで示したブロックのブロック
・ダイヤグラム、 第７図は、第２図中、RMFで示したブロックのブロック
・ダイヤグラム、 第８図は、第２図中、RSIで示したブロックのブロック
・ダイヤグラム、 第９図は、第２図中、RTBで示したブロックのブロック
・ダイヤグラム、 第10図は、第２図中、RTAで示したブロックのブロック
・ダイヤグラム、 第11図は、第４図中、DECで示したブロックブロック・
ダイヤグラム、 第12図は、第４図中、REGで示したブロックのブロック
・ダイヤグラム、 第13図は、第３図中、TCTで示したブロックのブロック
・ダイヤグラム、 第14図は、第３図中、TCRで示したブロックのブロック
・ダイヤグラム、 第15図は、第３図中、TMFで示したブロックのブロック
・ダイヤグラム、 第16図は、第３図中、TSIで示したブロックのブロック
・ダイヤグラム、 第17図は、第３図中、TTBで示したブロックのブロック
・ダイヤグラム、および 第18図は、第３図中、TTAで示したブロックのブロック
・ダイヤグラムである。 RX……受信ブロック（受信機） TX……伝送ブロック（送信機） IP……制御ブロック

Claims (15)

【特許請求の範囲】
1. 【請求項１】国際電信電話諮問委員会（CCITT）の勧
   告、（Rec.）H221で定義されたフレーム・ストラクチュ
   アーにしたがつて制定され、標準の64kbit/sプロトコー
   ルに応じ、あるいはIOMの256kbit/sプロトコールに応じ
   て発信および受信される64kbit/sデータ・フローのため
   のマルチメデア・プロトコル・インターフエイスであつ
   て、自律的に、あるいは外部のマイクロプロセッサに補
   助されて演算可能であり、受信ブロック（RX）、送信ブ
   ロック（TX）、制御ブロック（IP）およびインターフエ
   イス自身の局部試験のための手段（MX1,MX2）を含むも
   のであり、かつ該受信ブロック（RX）が次記第１ないし
   第９の各ブロック、 すなわち； 第１ブロック（RTB）；クロックおよび該フローととも
   に受けた同期信号（61）に基づいて、64kbit/s演算モー
   ドに適した内部調時信号を発生するブロック、 第２ブロック（RTA）；クロックおよび該フローととも
   に受けた同期信号（61）に基づいて、256kbit/sIOMプロ
   トコルにしたがう動作モードに適した内部調時信号を発
   生するブロック、 第３ブロック（RMA）；第１ブロック（RTB）により、あ
   るいは第２ブロック（RTA）により供給された調時信号
   を送るレセプション・プロトコルを選択するマルチプレ
   クサよりなるブロック、 第４ブロック（RSI）；該第３ブロック（RMA）から受け
   たクロック信号（15）に基づき、データ・フローの中か
   ら、受けたオクテットを整列するための同期言語FASを
   探索するブロック、 第５ブロック（RMF）；フレームおよびマルチフレーム
   整列を行つて適切な信号（18）を発生し、言語BASのエ
   ラーの訂正を行うブロック、 第６ブロック（RM）；該第５ブロック（RMF）から受け
   た起こりうるエラーのある言語（19）に基づき、訂正す
   べき言語BASの起こりうるビットの位置に信号（20）を
   発生し、あるいはエラーの数が過大であるため訂正が不
   可能であることを指示する信号を発信するROMを含むブ
   ロック、 第７ブロック（RCT）；サブマルチフレーム（21）内の
   オクテット数を計数し、フレーム同期信号（6c）を発生
   し、かつ受信部および受信機中のエラーの存在に関連す
   る割り込み信号（２）を発生するブロック、 第８ブロック（RCR）；該第３ブロック（RMA）から受け
   た調時信号（14）に基づき、該第４ブロック（RSI）か
   らのデータ（17）とともに受けたコードCRCに基づくエ
   ラー合図プロトコルを実行するブロック、および 第９ブロック（RSO）；該第４ブロック（RSI）から受け
   たデータ（22）を直列型（6b）に変換するブロック を含むものであり、 さらに該発信器（TX）が次記第10ないし第17の各ブロッ
   ク、 すなわち； 第10ブロック（TTB）；クロックおよび同期信号（71a）
   に基づき、、64kbit/s動作モードに適した内部調時信号
   を発生するブロック、 第11ブロック（TTA）；クロックおよび同期信号（71a）
   に基づき、256kbit/sIOMプロトコルに応じた演算モード
   に適した内部調時信号を発生するブロック、 第12ブロック（TMA）；該第10ブロック（TTB）あるいは
   第11ブロック（TTA）により供給された調時信号を送る
   ことによつて伝送プロトコルを選択するブロック、 第13ブロック（TCT）；サブマルチフレーム（41）内の
   オクテット数を計数し、フレーム同期信号（7b）を発生
   し、かつ割り込み信号（３）を発生するブロック、 第14ブロック（TCR）；該第12ブロック（TMA）から受け
   た調時信号（34,41）に基づき、エラー合図プロトコル
   計算コードCRC（36）を伝送すべきデータ（10）に供給
   するブロック、 第15ブロック（TSI）；直列または並列型（71f）で受け
   たサブチャンネル１〜７のデータおよびサブチャンネル
   ８のデータを並列型（42）に変換するブロック、 第16ブロック（TMF）；該第13ブロック（TCT）から受け
   た調時信号（41）に基づき、チャンネル８（37）を形成
   するように受信または発生させたCRC,FAS,BAS,チャンネ
   ルACに関連する信号と混合することになつているブロッ
   ク、および 第17ブロック（TSO）；該第15ブロック（TSI）から、お
   よび該第16ブロック（TMF）から到達するデータ（42,3
   7）を送信（10）のための直列型に変換するブロック、 を含むものであり、 また、該制御ブロック（IP）が次記第18および第19のブ
   ロック、 すなわち； 第18ブロック（DEC）；外部マイクロプロセッサにより
   供給されるアドレスおよび制御信号、（1a）に基づき、
   あるいは、自律演算あるいはマイクロプロセッサ制御演
   算の間のインターフエイス動作の選択につき非マイクロ
   プロセッサ制御である信号（1a）に基づき、内部レジス
   タのためのアドレスおよび制御信号発生し、受信機の、
   エラー（2b）の、および送信機（3b）の各割り込み信号
   を混合し、かつそれらを外部マイクロプロセッサ（1b）
   に送り、さらにプロトコルH221の少数ビットの外側で利
   用可能とするブロック、および 第19ブロック（REG）；試験のためのデータ、試験のタ
   イプおよび演算のタイプに適した構成を含むブロック、 を含むものであり、 さらに、該インターフエイス自身の局部試験のための手
   段（MX1,MX2）が、送信機の出力（10）と受信機の入力
   （９）との接続によるインターフエイス試験を可能とす
   るものであることを特徴とするインターフエイス。
2. 【請求項２】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   １ブロック（RTB）が次記各要素を含むことを特徴とす
   るインターフエイス： 第１計数器（RTC）；クロック信号（61a）および並列ロ
   ーデイング信号（90）に基いて、受け取ったオクテット
   内のビットを数える（12a）計数器、 第１マルチプレクサ（RTX）；外部マイクロプロセッサ
   によつて発生された信号（61c）に基づき、該第４ブロ
   ック（RSI）によつて発生された信号（16）と、インタ
   ーフエイスの外側から来る信号（61b）との間の選択を
   可能とするマルチプレクサ、 第20ブロック（RTO）；該第１計数器（RTC）により供給
   される計数（91）に基づき、１クロック間隔で互いに位
   相偏移された２個のオクテット・クロック信号（12b）
   を発生するブロック、および 第21ブロック（RTR）；該第１計数器（RTC）により供給
   される計数（91）に基づき、CRC（12c）計算するための
   ビット・マスキング信号およびリセット信号を発生する
   ブロック。
3. 【請求項３】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   ２ブロック（RTA）が次記各要素を含むことを特徴とす
   るインターフエイス： 第２計数器（RTD）；クロック信号（61a）および並列ロ
   ーデイング信号（61b）に基づき、受け取ったオクテッ
   ト内のビットを数える（13a）計数器、 第１デコーダ（RTY）；二つの最有意なビット（100）を
   供給する該第２計数器（RTD）の値０から始まる第１ま
   たは第２の16クロック間隔に対応する能動信号（101）
   を発生するデコーダ、 第22ブロック（RTP）；該第２計数器（RTD）および該第
   １デコーダ（RTY）により供給された信号上で動作する
   ことにより、１クロック間隔で互いに位相偏移された２
   個のオクテット・クロック信号を発生（13b）するブロ
   ック、および 第23ブロック（RTS）；該第２計数器（RTD）および該第
   １デコーダ（RTY）により供給される信号上で演算する
   ことにより、CRCを計算するためのビット・マスキング
   信号およびリセット信号を発生（13c）するブロック。
4. 【請求項４】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   ４ブロック（RSI）が次記各要素を含むことを特徴とす
   るインターフエイス： 第１シフト・レジスタ（SRE）；到達する直列フロー
   （９）を、該第３ブロック（RMA）により供給された信
   号（15b）の調時のために使つて、並列型（22）に変換
   するシフト・レジスタ、 シフト・レジスタのバンク（SR1,SR2,……,SR8）；その
   各々が該第１シフト・レジスタ（SRE）の並列出力（80
   i,81i,……,87i）に接続され、該第３ブロック（RMA）
   により供給された信号（15c）で調時され、かつ同期言
   語FASを認識するための結合（連音変化）回路を収容し
   ているシフト・レジスタのバンク、 第２マルチプレクサ（SRM）；該第３ブロック（RMA）に
   より供給される信号（15a）の制御下で該シフト・レジ
   スタのバンク（SR1,SR2,……,SR8）からの出力での信号
   （80u,81u,……，、87u）を順次走査するマルチプレク
   サ、および 第１有限状態オートマトン（SMS）；該第２マルチプレ
   クサ（SRM）より受けた信号（88）に基づき、該バンク
   中に、そしてどのレジスタ中に同期言語FASが有るかど
   うかをチェックし、その同定が生じたかを示す（16）有
   限状態オートマトン。
5. 【請求項５】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   ５ブロック（RMF）が次記各要素を含むことを特徴とす
   るインターフエイス： 第２有限状態オートマトン（MSF）；同期言語FASを求
   め、その結果（18b,17b,70）を、該第７ブロック（RC
   T），該第４ブロック（RSI）および第３有限状態オート
   マトン（MSM）に合図することにより、フレーム同期が
   現実に達成されたか、あるいは偶然に失われたかをチェ
   ックするオートマトンであり、そこに、そのチェック
   （17a）がもたらされる信号は、該第４ブロック（RSI）
   からの起動信号（16）とともに到達するものであり、ま
   た調時信号（21）が、該第７ブロック（RCT）から到達
   するものである、有限状態オートマトン、 第３有限状態オートマトン（MSM）；フレーム同期が現
   実に達成されたか、あるいは偶然に失われたかをチェッ
   クして、その結果（18a′）を該第７ブロック（RCT）に
   合図するものでありそこにそのチェック（70,72）がも
   たらされる信号が、該第２有限状態オートマトン（MS
   F）および第24ブロック（MAW）から到達するものであ
   る、有限状態オートマトン、 第24ブロック（MAW）；該第４ブロック（RSI）から受け
   る（17a）マルチフレーム・ストラクチャーに関連する
   情報を、マルチフレーム同期言語（72）を認識すること
   により格納し、言語BASおよびそのパリテイを、生成元
   多項式により除算し、残余を出力（73）において供給す
   るブロック、 第25ブロック（MPX）；入力接続（73,17c,21,20）を出
   力接続（19,1）に接続するマルチプレクサ、および既に
   訂正された１個または２個のエラーの存在、あるいは訂
   正出来なかつた３個のエラーの存在を示す（19）言語BA
   Sのためのエラー・デテクタを収容するブロック、およ
   び 第26ブロック（MRG）；該第４ブロック（RSI）から到達
   （17a）した言語BASの現実の訂正を、それをレジスタに
   格納し、該第６ブロック（RM）によつて合図された錯誤
   ビットを、補助チャンネルACに関連するデータを記憶す
   るために設けられたレジスタで補完することにより行う
   ブロック。
6. 【請求項６】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   ７ブロック（RCT）が次記各要素を含むことを特徴とす
   るインターフエイス： 第３計数器（オクテットおよびフレーム用）（RCF）；
   オクテット・クロック信号（2a）に基づき、フレーム同
   期（18a）およびオクテット同期（55）に達した後、全
   受信機のための調時信号（21b,52,54）を発生する計数
   器、 第１ロジック（RLS）；該制御ブロック（IP）および該
   第５ブロック（RMF）から来る信号（2a,18b）に基づ
   き、該第３計数器（RCF）を同期モードで起動させるロ
   ジック、 第４サブマルチフレーム計数器（RCM）；該第３計数器
   （RCF）により供給された計数（52）の一部に基づき、
   到達するフレームが奇数であるか偶数であるかを、出力
   （21a）において示す計数器、 第３マルチプレクサ（RMP）；該第３計数器（RCF）によ
   り供給された計数（21b）に基づき、可変デユーテイ周
   期を有するフレーム同期（6c）を発生するマルチプレク
   サ、 第２条件付けロジック（RLC）；該第３計数器（RCF）に
   より供給された計数（54）およびオクテット・クロック
   信号（2c）に基づき、補助チャンネルACに対応する、オ
   クテット16に始まりオクテット80に至る位置の、８個の
   クロック・パルス（53）を発生するロジック、 第５補助チャンネル計数器（RAC）；該第２ロジック（R
   LC）により外部マイクロプロセッサのために発生された
   パルスの計数（1a）を得る計数器、および 第27ブロック（RGI）；該第２ロジック（RLC）の出力に
   おける遷移に対応するか、受信機内側のエラー状態（1
   a）に対応する起源を有する割り込み信号（2b′）を発
   生するブロック。
7. 【請求項７】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   ８ブロック（RCR）が次記各要素を含むことを特徴とす
   るインターフエイス： 第28ブロック（CRE）；該第４ブロック（RSI）から来る
   直列データ・フロー上の周期冗長コードCRCを計算する
   ブロック、 第29ブロック（CCM）；該第28ブロック（CRE）で計算さ
   れたCRCを格納し、それを受け取つたコード（17b）と比
   較するブロック、 第30ブロック（CCE）；該第29ブロック（CCM）でされた
   比較結果を格納し、それを外部マイクロプロセッサと、
   該第27ブロック（RGI）とに利用可能とするブロック、
   および 第31ブロック（CCR）；プロトコルH221および制御CRCビ
   ットに関連する情報を格納するブロック。
8. 【請求項８】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   10ブロック（TTB）が次記各要素を含むことを特徴とす
   るインターフエイス： 第６計数器（TTC）;64KHz クロック信号（71a′）に基
   づき、伝送されるべきオクテット内側のビットを数える
   （32a）計数器、 第32ブロック（TTS）；オクテット同期信号（71b′）に
   基づき、該第６計数器（TTC）のための並列ローデイン
   グ信号（173）を発生するブロック、 第33ブロック（TTO）；該第６計数器（TTC）により行わ
   れた計数（171）に基づき、オクテット・クロック信号
   （32b）を発生するブロック、および 第34ブロック（TTR）；該第６計数器（TTC）により行わ
   れた計数（172）に基づき、CRCを計算するためのビット
   ・マスキング信号、転送信号およびリセット信号を発生
   （32c）するブロック。
9. 【請求項９】特許請求の範囲１）に記載されたマルチメ
   デイア・プロトコル・インターフエイスであつてその第
   11ブロック（TTA）が次記各要素を含むことを特徴とす
   るインターフエイス： 第７計数器（TTD）;256kHz クロック信号（71a″）に基
   づき、伝送されるべきオクテット内側のビットを数え
   （33a）、並列に（71b″）ロードされるのに適した計数
   器、 第２デコーダ（TTY）；該第７計数器（TTD）により供給
   された計数（180）に基づき、値０から始まる第１また
   は第２の16クロック間隔に対応して能動な信号（181）
   を発生するデコーダ、 第35ブロック（TTP）；該第17ブロック、（TSO）中のロ
   ーデイングおよびシフト操作のチェックのためのクロッ
   ク信号およびローデイング信号を発生する（33b）ブロ
   ック、および 第36ブロック（TTS）；該第14ブロック（TRC）によるCR
   C計数のためのビット・マスキング信号およびリセット
   信号を発生する（33c）ブロック。
10. 【請求項１０】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第13ブロック（TCT）が次記各要素を含むことを特徴と
    するインターフエイス： 第８オクテットおよびフレーム計数器（TCF）；オクテ
    ット・クロック信号（3a）に基づき、全送信機のために
    調時信号（41c,131,133）を発生する計数器、 第３ロジック（TLS）；該制御ブロック（IP）および外
    部マイクロプロセッサから来る信号（3a,1b）に基づ
    き、該第８計数器（TCF）を同期的に起動させるロジッ
    ク、 第９サブマルチフレーム計数器（TCM）；該第８計数器
    （TCF）によつて供給された計数（131）の一部に基づ
    き、０から15までの出て行くフレームを数えるのに使用
    される信号（41c）を発信し、マルチフレーム・ストラ
    クチュア構築のための調時を生じる計数器、 第４マルチプレクサ（TMP）；該第８計数器（TCF）によ
    つて供給された計数（41c）に基づき可変デユーテイ周
    期を有するフレーム同期（7b）を発生するマルチプレク
    サ、 第４条件付けロジック（TLC）；該第８計数器（TCF）に
    よつて供給された計数（133）およびオクテット・クロ
    ック信号（132）に基づき、補助チャンネルACに対応す
    る、オクテット16に始まりオクテット80に至る位置の、
    ８個のクロック・パルス（53）を発生するロジック、 第10補助チャンネル計数器（TAC）；該第４ロジック（T
    LC）により外部マイクロプロセッサのために発生された
    パルスの計数（1a）を得る計数器、および 第37ブロック（TGI）；該第４ロジック（TLC）の出力に
    おいて遷移に対応する起源を有する割り込み信号（3
    b′）を発生するブロック。
11. 【請求項１１】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第14ブロック（TCR）が次記各要素を含むことを特徴と
    するインターフエイス： 第38ブロック（CTE）；該第17ブロック（TSO）から来る
    直列のデータ・フロー（10）上の周期冗長コードCRCを
    計算するブロック、および 第39ブロック（CTM）；該第38ブロック（CTE）によつて
    計算されたCRCを記憶し、それを直列型（36）で発信す
    るブロック。
12. 【請求項１２】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第15ブロック（TSI）が次記各要素を含むことを特徴と
    するインターフエイス： 第２シフト・レジスタ（RY3）；直列型（71f′）でのデ
    ータと関連するクロック信号（71f″）を受け、それら
    を並列型（163）で発信するシフト・レジスタ、 第１レジスタ（RY2）;IOMプロトコルにしたがつて伝送
    されるべく位置B2に置かれたデータを記憶するレジス
    タ、 第５マルチプレクサ（SX2）；該第２シフト・レジスタ
    （RY3）または該第１レジスタ（RY2）により供給された
    データを、出力（161）に転送するマルチプレクサ、 第２レジスタ（RY1）；マイクロプロセッサにより供給
    されたデータを並列型（１）で記憶するレジスタ、およ
    び 第６マルチプレクサ（SX1）；該第５マルチプレクサ（S
    X2）または該第２レジスタ（RY1）により供給されたデ
    ータを、出力（42,38）に転送するマルチプレクサ。
13. 【請求項１３】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第16ブロック（TMF）が次記各要素を含むことを特徴と
    するインターフエイス： 第３レジスタ（TFA）；結線型で言語FASを含むレジス
    タ、 第３シフト・レジスタ（TCP）；言語BAS（157）のパリ
    テイを計算するためのシフト・レジスタ、 第４シフト・レジスタ（TBS）；外部マイクロプロセッ
    サから受けた（１）、伝送すべき言語BASを、並列型（1
    56）および直列型（157）で供給するためのシフト・レ
    ジスタ、 第４レジスタ（TCX）；外部マイクロプロセッサから受
    けた（１）、伝送すべきチャンネルACを並列で（156）
    供給するためのレジスタ、 第５レジスタ（TFB）；外部マイクロプロセッサから受
    けた（１）、伝送すべきマルチフレームに関連するデー
    タを並列で（156）供給するためのレジスタ、および 第７マルチプレクサ（TMX）；該レジスタ群（TFA,TCP,T
    BS,TCX,TFB）によつて供給（156）されたデータを、そ
    のリクエスト（151,…,155）によりCRCおよびサブチャ
    ンネル８に関連する信号（36,38）と混合して、調時信
    号（41）の制御下にフレームおよびマルチフレーム・ス
    トラクチュア（37）を形成するマルチプレクサ。
14. 【請求項１４】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第18ブロック（DEC）が次記各要素を含むことを特徴と
    するインターフエイス： 第６レジスタ（DDR）；マイクロプロセッサによる書き
    込みのためのレジスタ、 第３デコーダ（DDC）；該第６レジスタ（DDR）中に記憶
    されたデータの一部を受け（111）、それらを、読み出
    し／書き込み信号（1b″）の機能の中から、読み出しお
    よび書き込みをイネイブルする信号（2bb,51,36″）を
    発生するために使用するデコーダ、 第40ブロック（DIR）；エミッタの、およびエラーの（2
    b′,3b′）受信機の割り込み信号を混合するブロック、
    および 第４デコーダ（DSY）；マイクロプロセッサからの制御
    信号を受け（2b″）、それらの値に基づき内部ロジック
    の異なる部分を選択し、かように非同期のプロトコルを
    実行することによりデータ・レセプシヨンを確認し、か
    つ割り込み条件（1b″）をリセットするデコーダ。
15. 【請求項１５】特許請求の範囲１）に記載されたマルチ
    メデイア・プロトコル・インターフエイスであつてその
    第19ブロック（REG）が次記各要素を含むことを特徴と
    するインターフエイス： 第７レジスタ（CHT）および第８レジスタ（CLT）；ここ
    にマイクロプロセッサが、試験のため送信機（3a）およ
    び受信機（2a）の両方に含まれている計数器をローデイ
    ングするための言語を書き込む（1a）レジスタ、 第９レジスタ（CMD）；ここにマイクロプロセッサが、
    普通の操作でのインターフエイスの構成のための言語を
    書き込む（1a）レジスタ、および 第10レジスタ（CTT）；ここにマイクロプロセッサが、
    回路試験のための制御情報を書き込む（1a）レジスタ。