JPH03183100A - メモリ読み出し回路 - Google Patents
メモリ読み出し回路Info
- Publication number
- JPH03183100A JPH03183100A JP1322973A JP32297389A JPH03183100A JP H03183100 A JPH03183100 A JP H03183100A JP 1322973 A JP1322973 A JP 1322973A JP 32297389 A JP32297389 A JP 32297389A JP H03183100 A JPH03183100 A JP H03183100A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- address
- memory
- counter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アドレスカウンタの指定するアドレスのデータをメモリ
から順次読み出すメモリ読み出し回路に関し、 Ｎ個のフリップフロップ回路から構成されるアドレスカ
ウンタの出力変化を常に１本のみとするアドレスカウン
タを提供することを目的とし、Ｎ個のフリップフロップ
回路より構成されるアドレスカウンタと、アドレスカウ
ンタの指定するアドレスにより、データを読み出される
メモリを備え、メモリの読み出しアドレスを指定するＮ
個のフリップフロップ回路の出力変化を常に１本のみと
するように構成する。
から順次読み出すメモリ読み出し回路に関し、 Ｎ個のフリップフロップ回路から構成されるアドレスカ
ウンタの出力変化を常に１本のみとするアドレスカウン
タを提供することを目的とし、Ｎ個のフリップフロップ
回路より構成されるアドレスカウンタと、アドレスカウ
ンタの指定するアドレスにより、データを読み出される
メモリを備え、メモリの読み出しアドレスを指定するＮ
個のフリップフロップ回路の出力変化を常に１本のみと
するように構成する。
本発明は、アドレスカウンタの指定するアドレスのデー
タをメモリから順次読み出すメモリ読み出し回路に関す
る。
タをメモリから順次読み出すメモリ読み出し回路に関す
る。
ディジタル回路において、ランダムパターンを発生する
とき、メモリ特にリードオンリメモリ（以下ＲＯＭと称
する）を使用することが多い。
とき、メモリ特にリードオンリメモリ（以下ＲＯＭと称
する）を使用することが多い。
この方法は、ＲＯＭにランダムパターンを書き込んでお
き、アドレスカウンタの指定するアドレスのデータを順
次読み出すことによりランダムパターンを発生させてい
る。
き、アドレスカウンタの指定するアドレスのデータを順
次読み出すことによりランダムパターンを発生させてい
る。
かかるランダムパターンの発生において、アドレスの切
替え時に不定状態が発生するので、不定状態を出力しな
いようにすることが必要となる。
替え時に不定状態が発生するので、不定状態を出力しな
いようにすることが必要となる。
かかる不定状態の出力防止を簡単な回路で実現すること
が要求されている。
が要求されている。
第５図は従来例のメモリ読み出し回路を説明するブロッ
ク図、第６図は従来例の１６進カウンタの動作を説明す
る図、第７図は従来例のメモリ読み出し回路によるメモ
リ出力を説明する図である。
ク図、第６図は従来例の１６進カウンタの動作を説明す
る図、第７図は従来例のメモリ読み出し回路によるメモ
リ出力を説明する図である。
第５図の従来例はクロックの入力毎に読み出しアドレス
を発生するアドレスカウンタＩＯＡと、ランダムパター
ンを書き込んだメモリ２０と、メモリ２０のデータを読
み出したデータ出力をラッチするＦＦ回路３０より構成
されている。
を発生するアドレスカウンタＩＯＡと、ランダムパター
ンを書き込んだメモリ２０と、メモリ２０のデータを読
み出したデータ出力をラッチするＦＦ回路３０より構成
されている。
アドレスカウンタＩＯＡはクロックの入力毎に読み出す
アドレスを順次指定する。
アドレスを順次指定する。
第６図は従来例のＩ６進カウンタの例であり、４個のフ
リップフロップ回路（以下ＦＦ回路と称する）よりなり
、その出力を下位ビットよりＱＯｌＱｌ、Ｑ２、Ｑ３と
する。
リップフロップ回路（以下ＦＦ回路と称する）よりなり
、その出力を下位ビットよりＱＯｌＱｌ、Ｑ２、Ｑ３と
する。
ここで、１６進の０からｌにカウントが変わるときは、
ＱＩＱ２、Ｑ３は「０」のままであり、ＱＯのみが「Ｏ
ｊから「ｌ」に変化する。
ＱＩＱ２、Ｑ３は「０」のままであり、ＱＯのみが「Ｏ
ｊから「ｌ」に変化する。
次いで、１６進のｌから２にカウントが変わるときは、
Ｑ２、Ｑ３は「Ｏ」のままであり、ＱＯは「ｉ」から「
０」に、Ｑｌは「０」から「ｌ」に変化し、アドレスの
出力変化は２本となる。
Ｑ２、Ｑ３は「Ｏ」のままであり、ＱＯは「ｉ」から「
０」に、Ｑｌは「０」から「ｌ」に変化し、アドレスの
出力変化は２本となる。
以下、同様に１６進カウンタの歩進する毎の出力変化を
図に示したものであり、図中のアドレス出力変化、不定
状態の最下段は、カウントがＦからＯへ変化するときを
示す。
図に示したものであり、図中のアドレス出力変化、不定
状態の最下段は、カウントがＦからＯへ変化するときを
示す。
このように、１Ｇ進カウンタの歩進により、アドレスの
出力変化は１本から４本の範囲で変化し、２本以上の出
力変化があるときには、そのタイミングに差があるので
、メモリからの出力に不定状態が発生する。
出力変化は１本から４本の範囲で変化し、２本以上の出
力変化があるときには、そのタイミングに差があるので
、メモリからの出力に不定状態が発生する。
第７図は、不定状態の発生状況を示し、例えば図に示す
ように、１６進のｒＦ」から「Ｏ」へ変化するときには
、４本の出力がすべて「ｌ」から「０」へ変化するので
、不定状態が発生し、１６進の「０」からｒＮへ変化す
るときには、出力変化は１本のみであるので不定状態は
発生しない。
ように、１６進のｒＦ」から「Ｏ」へ変化するときには
、４本の出力がすべて「ｌ」から「０」へ変化するので
、不定状態が発生し、１６進の「０」からｒＮへ変化す
るときには、出力変化は１本のみであるので不定状態は
発生しない。
このような不定状態を出力しないようにするために、Ｆ
Ｆ回路３０でメモリ出力をラッチし、データが確定した
後の安定状態のデータを出力するようにしている。
Ｆ回路３０でメモリ出力をラッチし、データが確定した
後の安定状態のデータを出力するようにしている。
上述の従来例においては、メモリの読み出しアドレスを
指定するアドレスカウンタＩＯＡの出力が、２本以上変
化するときに、不定状態が発生する。
指定するアドレスカウンタＩＯＡの出力が、２本以上変
化するときに、不定状態が発生する。
かかる、不定状態を出力しないようにするためにＦＦ回
路３０を使用して安定状態のデータを出力するようにし
ており、メモリ読み出し回路の規模が大きくなる。
路３０を使用して安定状態のデータを出力するようにし
ており、メモリ読み出し回路の規模が大きくなる。
本発明は、Ｎ個のＦＦ回路から構成されるアドレスカウ
ンタの出力変化を常に１本のみとするアドレスカウンタ
を提供することを目的とする。
ンタの出力変化を常に１本のみとするアドレスカウンタ
を提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は、Ｎ個
ＦＦ回路回路１１〜１Ｎより構成されるアドレスカウン
タであり、 ２０は、アドレスカウンタ）０の指定するアドレスによ
り、データを読み出されるメモリであり、かかる手段を
具備することにより本課題を解決するための手段とする
。
ＦＦ回路回路１１〜１Ｎより構成されるアドレスカウン
タであり、 ２０は、アドレスカウンタ）０の指定するアドレスによ
り、データを読み出されるメモリであり、かかる手段を
具備することにより本課題を解決するための手段とする
。
メモリに書き込んであるデータの読み出しアドレスを指
定するＮ個のＦＦ回路１１〜１Ｎより構成されるアドレ
スカウンタＩＯの出力変化を、常に１本のみとすること
により、読み出したデータの不定状態をなくすることが
可能となる。
定するＮ個のＦＦ回路１１〜１Ｎより構成されるアドレ
スカウンタＩＯの出力変化を、常に１本のみとすること
により、読み出したデータの不定状態をなくすることが
可能となる。
以下本発明の要旨を第２図〜第５図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例の１６進カウンタの動作を説明
する図、第３図は本発明の実施例のメモノ読み出し回路
によるメモリ出力を説明する図、第４図は本発明の実施
例の１６進カウンタを説明する図をそれぞれ示す。なお
、全図を通じて同一符号は同一対象物を示す。
する図、第３図は本発明の実施例のメモノ読み出し回路
によるメモリ出力を説明する図、第４図は本発明の実施
例の１６進カウンタを説明する図をそれぞれ示す。なお
、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の１６進カウンタの動作は、図に示
すように、１６進の「０」のつぎは１６進の「ＩＪ、つ
いで１６進の「３」、以下「２」、「６」 ・・・と読
み出しアドレスを指定することによりアドレスの出力変
化は図に示すように常に１本となり、不定状態が発生す
ることはない。
すように、１６進の「０」のつぎは１６進の「ＩＪ、つ
いで１６進の「３」、以下「２」、「６」 ・・・と読
み出しアドレスを指定することによりアドレスの出力変
化は図に示すように常に１本となり、不定状態が発生す
ることはない。
第３図は本発明の実施例のメモリの出力であり、第２図
の如くアドレスの出力変化を常に１本のみとすることに
より不定状態は発生しない。
の如くアドレスの出力変化を常に１本のみとすることに
より不定状態は発生しない。
第４図は本発明の実施例の１６進カウンタであり、１６
進カウンタを構成する４個のＪ−ＫＦＦ回路ＩＩＩ〜Ｉ
１４と、 Ｊ−ＫＦＦ回路１１１−１１４の動作を制御するＪ−Ｋ
ＦＦ回路２１、排他的否定論理和回路（以下ＥＸ−ＮＯ
Ｒ回路と称する）２２、排他的論理和回路（以下ＥＸ−
ＯＲ回路と称する）２３．６個のインバータ（以下ｔＮ
Ｖと称する）ＩＩ〜■６．３個の論理積回路（以下ＡＮ
Ｄ回路と称する）および論理和回路（以下ＯＲ回路と称
する）ＯＲより構成されている。
進カウンタを構成する４個のＪ−ＫＦＦ回路ＩＩＩ〜Ｉ
１４と、 Ｊ−ＫＦＦ回路１１１−１１４の動作を制御するＪ−Ｋ
ＦＦ回路２１、排他的否定論理和回路（以下ＥＸ−ＮＯ
Ｒ回路と称する）２２、排他的論理和回路（以下ＥＸ−
ＯＲ回路と称する）２３．６個のインバータ（以下ｔＮ
Ｖと称する）ＩＩ〜■６．３個の論理積回路（以下ＡＮ
Ｄ回路と称する）および論理和回路（以下ＯＲ回路と称
する）ＯＲより構成されている。
以下この１６進カウンタの概略動作を説明する。
■ １６進カウンタの動作はリセット端子よりのリセッ
ト入力により全てのＪ−ＫＦＦ回路１１１〜１１４．２
１がリセットされた後動作を開始する。
ト入力により全てのＪ−ＫＦＦ回路１１１〜１１４．２
１がリセットされた後動作を開始する。
■ リセットされた次のクロックでＱＯ−Ｑ３に「０」
が出力される。この状態が１６進の「０」である。
が出力される。この状態が１６進の「０」である。
■ ＥＸ−ＮＯＲ回路２２の２・ノの人力に「０」であ
るので、出力は「１」となる。
るので、出力は「１」となる。
■ ＥＸ−ＮＯＲ回路２２の出力ｒｌＪとＪ−ＫＦＦ回
路２Ｉの出力「０」が、ＥＸ−ＯＲ回路２３に入力され
その出力はｒｌＪとなる。
路２Ｉの出力「０」が、ＥＸ−ＯＲ回路２３に入力され
その出力はｒｌＪとなる。
■ ＥＸ−ＯＲ回路２３の出力ｒｌＪがＪ−ＫＦＦ回路
１１．に入力され、次のクロックで出力ＱＯのみが「１
」となる。この状態が１６進のｒｌＪである。
１１．に入力され、次のクロックで出力ＱＯのみが「１
」となる。この状態が１６進のｒｌＪである。
■ ＱＯがｒｌ」、Ｑｌが「０」となったので、ＥＸ−
ＮＯＲ回路２２の出力は「ＯＪとなり、ＥＸ−ＯＲ回路
２３の出力も「０」、ｒＬ大入力ｒｏＪとなる。
ＮＯＲ回路２２の出力は「ＯＪとなり、ＥＸ−ＯＲ回路
２３の出力も「０」、ｒＬ大入力ｒｏＪとなる。
■ ＥＸ−ＯＲ回路２３の出力「０」は１ＮＶＩｔによ
り反転され、ｒｌＪとなり、ＱＯの「ｌＪとのＡＮＤを
とったＮＪがＪ−ＫＦＦ回路１１２に入力されるので、
次のクロックでＱｌは川」となる。このときＪ−ＫＦＦ
回路１１＋の入力は「０」であるので「ＩＪを持続して
いる。
り反転され、ｒｌＪとなり、ＱＯの「ｌＪとのＡＮＤを
とったＮＪがＪ−ＫＦＦ回路１１２に入力されるので、
次のクロックでＱｌは川」となる。このときＪ−ＫＦＦ
回路１１＋の入力は「０」であるので「ＩＪを持続して
いる。
この状態が１６進の「３」である。
このようにして、第２図に示す順序で１６進カウンタが
歩進する。
歩進する。
すなわち、上述の１６進カウンタの動作は、Ｊ−ＫＦＦ
回路２１が「０」のときには、下２桁（ＱＯｌＱｌ）が
「００→０１→１１→１０」とカウントし、ｒＮのとき
には「１０→ＩＩ→Ｏ１→ＯＯＪとカウントする。
回路２１が「０」のときには、下２桁（ＱＯｌＱｌ）が
「００→０１→１１→１０」とカウントし、ｒＮのとき
には「１０→ＩＩ→Ｏ１→ＯＯＪとカウントする。
Ｑ２、Ｑ３は自分より■つ下位のビットが「ｌ」で、か
つ自分より下位の全てのビットが反転を起こさないとき
に、出力を反転させる。
つ自分より下位の全てのビットが反転を起こさないとき
に、出力を反転させる。
このような、１６進カウンタを使用することにより、ア
ドレスを指定する出力変化は常に１本のみとなるので、
データ出力の不定状態がなくなり、従来例で使用してい
たデータ出力をラッチするためのＦＦ回路は必要なくな
る。
ドレスを指定する出力変化は常に１本のみとなるので、
データ出力の不定状態がなくなり、従来例で使用してい
たデータ出力をラッチするためのＦＦ回路は必要なくな
る。
また、実施例では１６進のカウンタで説明したが、２ｆ
ｉカウンタで同様な構成をとり、データ出力の不定状態
をなくすることができるのは勿論である。
ｉカウンタで同様な構成をとり、データ出力の不定状態
をなくすることができるのは勿論である。
以上のような本発明によれば、メモリの読み出しアドレ
スを指定するアドレスカウンタの出力変化を常に１本の
みとすることにより、小規模のメモリ読み出し回路を提
供することができる。
スを指定するアドレスカウンタの出力変化を常に１本の
みとすることにより、小規模のメモリ読み出し回路を提
供することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の実施例の１６進カウンタの動作を説明する図、 第３図は本発明の実施例のメモリ読み出し回路によるメ
モリ出力を説明する図、 第４図は本発明の実施例の１６進カウンタを説明する図
、 第５図は従来例のメモリ読み出し回路を説明するブロッ
ク図、 第６図は従来例の１６進カウンタの動作を説明する図、 第７図は従来例のメモリ読み出し回路によるメモリ出力
を説明する図、 をそれぞれ示す。 図において、 ｌ０１ＩＯＡはアドレスカウンタ、 １１〜１Ｎ、３０はＦＦ回路、 １１１〜１１４．２１はＪ−ＫＦＦ回路、２０はメモリ
、 ２２はＥＸ−ＮＯＲ回路、 ２３はＥＸ−ＯＲ回路、 ■１〜Ｉ６は１ＮＶ、 Ａ１−Ａ３はＡＮＤ回路、 ＯＲはＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の実施例のメモリ読み出し回路によるメモリ出力
を説明する図第３図 本発明の実施例の１６進カウンタの動作を説明する図第
２図 本発明の実施例の１６進カウンタを説明する図クロック 従来例のメモリの読み出し回路を説明するブロック図第
５図 ＦＦ回路でランチして出力 従来例のメモリ読み出し回路によるメモリ出力を説明す
る図５１７Ｅ片
本発明の実施例の１６進カウンタの動作を説明する図、 第３図は本発明の実施例のメモリ読み出し回路によるメ
モリ出力を説明する図、 第４図は本発明の実施例の１６進カウンタを説明する図
、 第５図は従来例のメモリ読み出し回路を説明するブロッ
ク図、 第６図は従来例の１６進カウンタの動作を説明する図、 第７図は従来例のメモリ読み出し回路によるメモリ出力
を説明する図、 をそれぞれ示す。 図において、 ｌ０１ＩＯＡはアドレスカウンタ、 １１〜１Ｎ、３０はＦＦ回路、 １１１〜１１４．２１はＪ−ＫＦＦ回路、２０はメモリ
、 ２２はＥＸ−ＮＯＲ回路、 ２３はＥＸ−ＯＲ回路、 ■１〜Ｉ６は１ＮＶ、 Ａ１−Ａ３はＡＮＤ回路、 ＯＲはＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 本発明の実施例のメモリ読み出し回路によるメモリ出力
を説明する図第３図 本発明の実施例の１６進カウンタの動作を説明する図第
２図 本発明の実施例の１６進カウンタを説明する図クロック 従来例のメモリの読み出し回路を説明するブロック図第
５図 ＦＦ回路でランチして出力 従来例のメモリ読み出し回路によるメモリ出力を説明す
る図５１７Ｅ片
Claims (1)
- 【特許請求の範囲】 Ｎ個のフリップフロップ回路（１１〜１Ｎ）より構成さ
れるアドレスカウンタ（１０）と、前記アドレスカウン
タ（１０）の指定するアドレスにより、データを読み出
されるメモリ（２０）を備え、 前記メモリ（２０）の読み出しアドレスを指定する前記
Ｎ個のフリップフロップ回路（１１〜１Ｎ）の出力変化
を常に１本のみとすることを特徴とするメモリ読み出し
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322973A JPH03183100A (ja) | 1989-12-12 | 1989-12-12 | メモリ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322973A JPH03183100A (ja) | 1989-12-12 | 1989-12-12 | メモリ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03183100A true JPH03183100A (ja) | 1991-08-09 |
Family
ID=18149720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322973A Pending JPH03183100A (ja) | 1989-12-12 | 1989-12-12 | メモリ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03183100A (ja) |
-
1989
- 1989-12-12 JP JP1322973A patent/JPH03183100A/ja active Pending
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